本发明专利技术提供一种内存输出电路。在一个实施方式中，所述内存输出电路接收存储单元阵列所输出的位线数据及反位线数据，包括预充电电路、前置放大器、以及感测放大器。所述预充电电路预充电第一节点及第一反节点，其中位线数据及反位线数据分别被输出至第一节点及第一反节点。前置放大器依据于第一节点的第一电压及于第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压。感测放大器侦测于第二节点的第二电压及于第二反节点的第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。本发明专利技术提出的内存输出电路，减少输出延迟，提高了输出电路的运作速度。
【技术实现步骤摘要】
本专利技术有关于内存，特别是有关于内存输出电路。
技术介绍
图I为一现有内存电路100的至少一部分的方框图。内存电路100包括存储单元阵列120及内存输出电路110。存储单元阵列120包括多个存储单元12fl2n。存储单元121 12n为只读存储器(read-only memory, ROM)单元且稱接于位线(bit line)及反位线(bit bar line)之间。每一存储单元121 12n包括两个NMOS晶体管且耦接至字线。举例来说，存储单元121耦接至字线WL1并包括两个NMOS晶体管121a与121b，而存储单元122耦接至字线WL2并包括两个NMOS晶体管122a与122b。存储单元12广12η的两个NMOS晶体管的闸极均耦接至对应的字线，而存储单元12f 12η的两个NMOS晶体管的源极均耦接至 地电压GND。每一存储单元121 12η均储存一个数据位，数据位的值可为“O”或“I”。存储单元12广12η的NMOS晶体管的漏极耦接至位线BL或反位线BLB。当存储单元储存的比特值为0，存储单元的右方NMOS晶体管的漏极与反位线BLB之间的连接在存储单元被编程时被烧断。举例来说，当存储单元122储存的比特值为0，NMOS晶体管122a的漏极耦接至位线BL，而NMOS晶体管122b的漏极与反位线BLB的耦接被切开。当存储单元储存的比特值为I，存储单元的左方NMOS晶体管的漏极与位线BL之间的连接在存储单元被编程时被激光烧断。举例来说，当存储单元121储存的比特值为1，NMOS晶体管121b的漏极耦接至反位线BLB，而NMOS晶体管121a的漏极与位线BL的耦接被切开。现有存储输出电路110包括第一预充电电路102、第二预充电电路106、以及Y译码器104。于存储单元阵列120的数据被输出至位线BL及反位线BLB上之前，第一预充电信号PR触发第一预充电电路102以充电位线BL及反位线BLB至逻辑高电位。同样的，于存储单元阵列120的数据被输出至位线BL及反位线BLB上之前，第二预充电信号PRB触发第二预充电电路106以充电数据线DL及反数据线DLB至逻辑高电位。接着，自存储单元阵列120的存储单元12广12η中选取的目标存储单元被读取。对应于目标存储单元的字线被选中以开启目标存储单元的NMOS晶体管。若目标存储单元储存比特值“0”，左侧的NMOS晶体管将位线BL耦接至地电位GND，将位线BL的电压降低至地电压。若目标存储单元储存比特值“1”，右侧的NMOS晶体管将反位线BLB耦接至地电位GND，将反位线BLB的电压降低至地电压。选择信号Yl接着被使能以启动Y译码器电路104的NMOS晶体管116与118。当选择信号Yl被使能时，NMOS晶体管116与118分别耦接位线BL与反位线BLB至数据线DL及反数据线DLB。目标存储单元的数据值接着被输出至数据线DL及反数据线DLB。现有存储输出电路110，然而，有低运作速度的问题。为了将位线BL与反位线BLB与数据线DL及反数据线DLB相隔开，Y译码器电路104的NMOS晶体管116及118有高阈值电压VTH。由于NMOS晶体管116及118有高阈值电压Vth，选择信号Yl必须被提升到高电压才能启动NMOS晶体管116及118。因此，拉升选择信号Yl到高电压需要较多的时间，使存储数据的输出时间产生延迟，并降低存储输出电路100的运作速度。为了降低存储电路的访问时间，需要具有快的运作速度的存储输出电路。
技术实现思路
为了解 决存储电路的延迟的技术问题，本专利技术提供一种内存输出电路，以解决上述问题。本专利技术提供一种内存输出电路。于一实施方式中，内存输出电路接收存储单兀阵列所输出的位线数据及反位线数据，包括预充电电路、前置放大器、以及感测放大器。预充电电路预充电第一节点及第一反节点，其中位线数据及反位线数据分别被输出至第一节点及第一反节点。前置放大器依据于第一节点的第一电压及于第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压。感测放大器侦测于第二节点的第二电压及于第二反节点的第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。本专利技术提供一种内存输出电路。于一实施方式中，内存输出电路接收存储单兀阵列所输出的位线数据及反位线数据，包括预充电电路、源极跟随器、以及半锁存电路。预充电电路耦接于第一电压端、第一节点、以及第一反节点之间，预充电第一节点及第一反节点，其中位线数据及反位线数据分别被输出至第一节点及第一反节点。源极跟随器耦接于第一节点、第二节点、以及第二反节点之间，接收于第一节点的第一电压及于第一反节点的第一反电压。半锁存电路耦接于第一电压端、第二节点、以及第二反节点之间，依据第一电压及第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压。本专利技术的内存输出电路减少输出延迟，提高了输出电路的运作速度。附图说明图I为现有内存电路的至少一部分的方框图。图2A为依据本专利技术的静态随机存取内存的存储单元的电路图。图2B为依据本专利技术的只读存储器的存储单元的电路图。图3为依据本专利技术的内存输出电路的电路图。图4为依据本专利技术的存储输出电路的电压变化第一实施方式的示意图。图5为依据本专利技术的存储输出电路的电压变化第二实施方式的示意图。具体实施例方式在说明书及权利要求书当中使用了某些词汇来称呼特定的组件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准贝U。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。本专利技术提供一种内存电路，包括存储单元阵列及内存输出电路。位线(bit line)与反位线(bit barline) I禹接于存储单元阵列及内存输出电路之间。当存储单元阵列被存取时，存储单元阵列将被存取的储存其中的数据输出至位线与反位线，而内存输出电路接着侦测位线与反位线的电压以产生输出电压。存储单元阵列包括耦接于位线与反位线之间的多个存储单元。至少一个存储单元储存数据位。存储单元可为静态随机存取内存，只读存储器，或其他种类的存储单元。图2A为依据本专利技术的静态随机存取内存的存储单元200的电路图。SRAM存储单元200包括两个PMOS晶体管212及214以及多个NMOS晶体管216 232。存储单元200的核心电路包括PMOS晶体管212、214及NMOS晶体管216、218，并储存数据位。PMOS晶体管212耦接于第一电压端(如VDD)与节点242之间，而PMOS晶体管214耦接于第一电压端(如VDD)与节点244之间。NMOS晶体管216耦接于第二电压端(如GND)与节点242之间，而NMOS晶体管218耦接于第二电压端(如GND)与节点244之间。PMOS晶体管212及NMOS晶体管216的闸极均耦接至节点244，而PMOS晶体管214及NMOS晶体管218的闸极均耦接至节点242。当本文档来自技高网...
【技术保护点】
一种内存输出电路，接收存储单元阵列所输出的位线数据及反位线数据，包括：预充电电路，预充电第一节点及第一反节点，其中所述位线数据及所述反位线数据分别被输出至所述第一节点及所述第一反节点；前置放大器，依据于所述第一节点的第一电压及于所述第一反节点的第一反电压分别于第二节点及第二反节点产生第二电压以及第二反电压；以及感测放大器，侦测于所述第二节点的所述第二电压及于所述第二反节点的所述第二反电压以分别于第三节点及第三反节点产生第三电压以及第三反电压。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：黄世煌，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：
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