晶体管及晶体管的形成方法技术

一种晶体管，包括：背衬底；位于所述背衬底上的隔离层，所述隔离层包括应力层，及嵌入于所述应力层内的空腔结构；位于所述隔离层上的顶层硅；位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区。本发明专利技术还提供一种晶体管的形成方法。本发明专利技术通过在顶层硅下方形成应力层及嵌入所述应力层内的空腔结构，所述空腔结构嵌入于所述沟道区下方的所述应力层中，位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者包括两部分的空腔结构，分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

【技术实现步骤摘要】

本专利技术涉及半导体
，更具体地，本专利技术涉及一种。
技术介绍
众所周知，机械应力可以改变硅材料的能隙和载流子迁移率，最近，机械应力在影响MOSFET性能方面扮演了越来越重要的角色。如果可以适当控制应力，提高载流子(η-沟道晶体管中的电子，P-沟道晶体管中的空穴)迁移率，就能够提高驱动电流，因而应力可以极大地提闻晶体管的性能。应力衬垫技术通过在nMOSFET上形成张应力衬垫层(Tensile StressLiner),在pMOSFET上形成压应力衬垫层(Compressive Stress Liner),从而增大了 pMOSFET和 nMOSFET的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24%的速度提升。具体地，以pMOSFET为例，首先在需要形成源区和漏区的区域刻蚀凹槽，然后在凹槽中形成外延层，如硅锗外延层，进行掺杂以形成pMOSFET晶体管的源区和漏区，形成硅锗是为了引入Si和SiGe之间晶格失配形成的压应力，提高晶体管的性能。对于nMOSFET，则可以通过源漏区中形成SiC结构来引入拉应力从而提高晶体管的性能。随着器件尺寸的进一步缩小，绝缘体上硅(SOI)结构被引入到半导体
，所述SOI结构包括背衬底，位于所述背衬底表面的绝缘层及位于所述绝缘层表面的顶层硅。此结构与常规的体硅衬底(Bulk Substrate)相比有诸多优点，例如消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作晶体管。所述SOI结构的顶层硅厚度范围为100 150纳米，在超薄的SOI结构中的顶层硅厚度甚至远小于100纳米。要在顶层硅区域引入SiGe或SiC与Si之间晶格失配形成的压应力或拉应力是很困难的。鉴于以上陈述，需要提供一种将SOI技术的优点和基于应力的器件相结合的器件及其形成方法。
技术实现思路
本专利技术解决的问题提供一种，以使得SOI晶体管和应力技术相结合。为解决上述问题，本专利技术提供一种晶体管，包括背衬底；位于所述背衬底表面的隔离层，所述隔离层包括应力层以及嵌入于所述应力层内的空腔结构；位于所述隔离层表面的顶层硅；位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区；其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。可选的，沿所述栅极结构的长度方向的所述空腔结构的宽度范围为5 50nm。可选的，所述空腔结构内部分或全部填充有绝缘物质。可选的，沿所述栅极结构的宽度方向的所述空腔结构的两端填充有绝缘物质。 可选的,所述应力层具有拉伸应力；若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。可选的,所述应力层具有压缩应力；若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。可选的，所述隔离层还包括绝缘埋层，所述绝缘埋层位于嵌入有所述空腔结构的应力层和所述顶层硅之间。可选的，所述应力层的材料为氮化硅。本专利技术还提供一种晶体管的形成方法，包括提供背衬底；在所述背衬底上形成隔离层和顶层硅，所述隔离层包括应力层以及嵌入于其中的牺牲结构；至少嵌入所述顶层硅刻蚀形成隔离沟槽，在对应栅极的宽度方向上，所述隔离沟槽的底部将所述牺牲结构的两端露出，所述隔离沟槽位于相邻的晶体管之间；去除所述牺牲结构，以形成嵌入于所述应力层中的空腔结构；填充所述隔离沟槽以形成隔离结构；在所述顶层硅上形成栅极结构及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区之间的顶层硅为沟道区；其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。可选的，形成所述应力层和牺牲结构的步骤包括在所述背衬底上形成牺牲材料层；图案化所述牺牲材料层以形成牺牲结构；在所述背衬底和牺牲结构的表面覆盖应力材料层；对所述应力材料层进行平坦化处理至所述牺牲结构露出，以形成应力层。可选的，所述隔离层进一步包括绝缘埋层，其中在所述背衬底上形成隔离层和顶层硅的步骤包括在所述背衬底上形成应力层和牺牲结构；在所述应力层和牺牲结构上形成绝缘埋层及顶层硅。 可选的，去除所述牺牲结构的方法为湿法腐蚀。可选的，所述牺牲结构包括同时形成的沟道区下方应力层内的牺牲结构和分列嵌入所述沟道区两侧下方应力层内的两部分的牺牲结构。可选的,所述应力层具有拉伸应力；若所述晶体管为nMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生拉伸应力；若所述晶体管为pMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力。可选的,所述应力层具有压缩应力；若所述晶体管为pMOSFET，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层能够对所述沟道区产生压缩应力；若所述晶体管为nMOSFET，则所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生拉伸应力。可选的，所述牺牲结构的材料为硅锗。 可选的，所述应力层的材料为氮化硅。与现有技术相比，本专利技术具有以下优点本专利技术通过在所述顶层硅下方形成应力层及嵌入所述应力层内的空腔结构，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。如对于nMOSFET，可使得沟道区具有拉伸应力，提闻了沟道区的载流子迁移率，提闻驱动电流，极大地提闻晶体管的性能；若对于pMOSFET，可使得沟道区具有压缩应力，提高了沟道区的载流子迁移率，提高驱动电流，极大地提闻晶体管的性能。进本文档来自技高网...

【技术保护点】
一种晶体管，其特征在于，包括：背衬底；位于所述背衬底表面的隔离层，所述隔离层包括应力层，所述应力层包括嵌入于所述应力层内的空腔结构；位于所述隔离层表面的顶层硅；位于所述顶层硅上的栅极结构，及位于所述栅极结构两侧顶层硅内的源区和漏区，位于所述源区和漏区间的顶层硅为沟道区；其中，所述空腔结构嵌入于所述沟道区下方的所述应力层中，从而位于所述空腔结构两侧的应力层对所述沟道区产生拉伸应力或压缩应力；或者所述应力层包括两部分的空腔结构，所述两部分的空腔结构分列嵌入于所述沟道区两侧下方的所述应力层中，从而位于所述两部分的空腔结构间的应力层对所述沟道区产生压缩应力或拉伸应力。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，骆志炯，尹海洲，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：