提供一种半导体器件和其制造方法,该器件能以低成本制造，并且具有低导通电阻和高耐受电压。该半导体器件包括形成在P-型半导体衬底（1）上的N-型阱区(2)，形成在该阱区(2)内的P-型体区(3),形成在该体区(3)内的N-型源区(6),形成在该阱区(2)中与该体区(3)相距一段距离的N-型漏区(8),形成为重叠该体区(3)的一部分的栅绝缘膜(12),形成在该栅绝缘膜(12)上的栅电极(9)和与该体区（3）的底部接触并在该阱区（2）内沿平行于该半导体衬底（1）表面的方向延伸到该漏区（8）下方的区域的P-型掩埋扩散区(4)。
【技术实现步骤摘要】
本专利技术涉及，并且特别涉及LDMOS晶体管(横向双扩散MOS晶体管)及其制造方法。
技术介绍
具有像开关式稳压器和DC/DC转换器那样的电路的半导体器件用于各种应用中，因此增加半导体器件的输出电流已经变得有必要了。因此，具有低导通电阻的LDMOS晶体管作为提高输出电流的性能的可能的手段已经引起了人们的注意。LDMOS晶体管具有这样的构造，其中与形成在半导体衬底表面上的扩散区不同的导电类型的杂质被扩散以便形成新的扩散区并且这些扩散区在横向方向的扩散长度的差 被用作有效沟道长度。在该构造中，形成短沟道，因此，该结构适合于降低导通电阻和増加漏的耐受电压，还适合用于各种类型的驱动器，例如LCD驱动器和电源电路，因此在要求高功率和高耐受电压的领域中，LDMOS晶体管已经成为关键器件。一般来说，LDMOS晶体管的性能由关断时的耐受电压(击穿电压)和导通电阻测量。但是，在这两个要素之间一般存在折衷，并且很难同时获得高的耐受电压和低的导通电阻。因此，多年来人们努力开发两个要素都出色的LDMOS晶体管。日本未审查专利公开2004-22769号(此后称为公知的文献I)中描述的常规LDMOS晶体管将參考图19在下文描述。图19是示出形成在P型半导体衬底上的N-沟道LDMOS晶体管的结构的示意截面图。如图19所示，常规的N-沟道LDMOS晶体管100在P-型半导体衬底I内的平面中具有P-型体区3和在与该体区3相距一段距离的位置形成的N-型漂移区5，此外形成高浓度P-型掩埋扩散区4以便与体区3的底部接触。此外，通过注入形成该掩埋扩散区4，注入条件为使得该区掩埋在该漂移区5内。在体区3中形成具有比体区3更高浓度的P-型体接触区7和N-型源区6，在漂移区5中形成具有比漂移区5更高浓度的N-型漏区8。在漂移区5上形成场氧化膜11，因此漏区8和漂移区5中的有源区是分开的。此外，形成栅绝缘膜12以便覆盖从该漏侧的源区6的末端部分到该源侧的场氧化膜11的末端部分，并且在该栅绝缘膜12和场绝缘膜11的一部分上形成栅电极9。此外，在源区6和体接触区7上形成源电极6a，以使源区6和体区3通过该源电极6a电连接到相同的电位。同时，在漏区8上形成漏电极8a。在当普通N-沟道LDMOS晶体管被关断时測量该晶体管的耐受电压的情况下，源电极6a和栅电极9被设定在GND电位，并且在漏电极8a上施加正电压。这时，反偏压被施加在漏区8和源区6上。当反偏压施加在漏和源之间时，耗尽层内的电场在某个电压下变为临界场，因此造成雪崩击穿，并且电流突然开始在漏和源之间流动。此时所施加的电压对应该晶体管的耐受电压值。图20是示出没有形成图19中所示的掩埋扩散区4的常规LDMOS晶体管的结构的示意截面图。在图20中的常规LDMOS晶体管101中，当反偏压被施加在漏和源之间时，电场集中在漏侧的栅的边缘处(图20中区域A)，这导致耐受电压降低。因此，为了提高耐受电压，缓解栅边缘处的电场就变得重要了。当电场集中在栅边缘附近时，少量的电荷保留在栅绝缘膜中，并且因此存在可靠性方面的问题，因此，为了提高晶体管的可靠性，缓解栅边缘处的电场是重要的。因此，在图19中所示的常规LDMOS晶体管100中，通过以高能和比在漂移区5中更高浓度的注入来形成并提供掩埋扩散区4，以便和体区3的底部接触并被掩埋在漂移区5内。在图19所示的结构中，当反偏压被施加在漏和源之间时，耗尽层从P-型掩埋扩散区4和N-型漂移区5相接合的界面延伸。这里，与漂移区5相比，掩埋扩散区4具有更高的浓度，因此，耗尽层容易地向漂移区5延伸，結果，整个漂移区5被充分耗尽。结果，在该表面附近，包括栅边缘(区域A)，电场可以被充分缓解，因此，漂移区5的浓度在保证相同的耐受电压的情况下可以被设定得更高，因此，器件的耐受电压和导通电阻之间的折衷可以被大大减轻。 此夕卜，日本未审查专利公开07-050413号(此后称为公知的文献2)公开了一种使用外延层减轻器件中的耐受电压和导通电阻之间的折衷的方法。图21是示出在公知的文献2中公开的N-沟道LDMOS晶体管的结构的示意截面图。这里，和图19中那些组件相同的组件以相同的符号表不。在图21中所示的LDMOS晶体管IOOa具有在P-型半导体衬底I上提供的P_型外延层102和形成在P-型半导体衬底I和P-型外延层102之间界面中的高浓度P-型掩埋扩散区4。P-型体区3和被形成为在P-型体区3和掩埋扩散区4之间提供良好的电连接的第二 P-型扩散区103被提供在P-型外延层102内，此外漂移区5被提供在与平面中的体区3相距一段距离的位置。此外，与图19所示一祥，在体区3内形成N-型源区6和体接触区7，并且在漂移区5内形成N-型漏区8。此外，形成栅绝缘膜12以便覆盖从该漏侧的源区6的末端部分到该源侧的漂移区5的末端部分，并且在栅绝缘膜12上形成栅电极9。此外，在源区6和体接触区7上形成源电极6a，并且该源区6和该体区3利用该源电极6a电连接到相同的电位。另外，在漏区8上形成漏电极8a，并且在源电极6a和漏电极8a之间形成栅板(gateplate) 15。与图19中LDMOS晶体管100 —祥，为了缓解栅边缘处的电场(图中A)图21中的LDMOS晶体管IOOa也具有高浓度P-型掩埋扩散区4。此外，栅板15进ー步缓解该电场，因此，在保证相同的耐受电压的情况下漂移区5的浓度可以被设定得更高，因此，器件的耐受电压和导通电阻之间的折衷可以被大大减少。然而，为了实现在公知的文献I中描述的LDMOS晶体管(图19中晶体管100)，需要通过用高能量的注入形成掩埋扩散区4。在这种情况下，产生了下面的问题。图22A和22B是示出通过用高能量注入P-型杂质离子形成掩埋扩散区4时的结构的示意横截面图。当为了形成掩埋扩散区4而注入杂质离子时，该注入区覆盖有抗蚀剂，因此仅注入区被暴露而非注入区被掩蔽。图22A示出该覆盖抗蚀剂16的锥角相对于衬底表面为90度的情況，图22B示出该锥角小于90度以致该抗蚀剂16的侧面是倾斜的情況。在如图22A所示的使用以90度锥角形成的抗蚀剂16作为掩模而进行杂质离子注入的情况下，掩埋扩散区4能够以所希望的深度在遍及整个注入区域的地方均匀地形成。相反，当锥角小于90度吋，如图22B中所示，掩埋扩散区4能够以所希望的深度形成在没有形成抗蚀剂16的区域(图中区域G)，同时在抗蚀剂16上形成斜面的区域下方(图中区域H)，掩埋扩散区4形成在比所希望的深度浅的区域。在这样的情况下，如图22B中所示，掩埋扩散区4的一部分(区域H)朝着衬底表面升起。如上所述，掩埋扩散区4由高浓度P-型杂质扩散区形成。同吋，漂移区5由N-型杂质扩散区形成。因此，当掩埋扩散区4的一部分朝着表面升起吋，在N-型漂移区5中以近似与衬底表面垂直的方向形成高浓度P-型杂质扩散区，并且该区域变为高阻态。因此，问题产生了，以致当电压施加在栅电极9吋，导通特性大大恶化。这里，尽管已经描述了如 图22B中所示的锥角小于90度的情况，但即使是在锥角大于90度的情况(S卩，在以平行于 衬底表面的截面区域朝向底部变小的方式形成抗蚀剂16的情况下)也产生同样的问题。此外，在锥角为90度的情况下，S卩，在如图22所示的形成抗蚀剂16以使侧面与衬底本文档来自技高网...
【技术保护点】
一种半导体器件，包括:通过在第一导电类型的半导体衬底的上层中进行离子注入而形成的第二导电类型的阱区，该第二导电类型不同于该第一导电类型；形成在该阱区内的该第一导电类型的体区；形成在该体区内的该第二导电类型的源区；形成在该阱区中与该体区相距一段距离的该第二导电类型的漏区；形成为重叠该体区的一部分的栅绝缘膜；形成在该栅绝缘膜上的栅电极；和该第一导电类型的掩埋扩散区，该掩埋扩散区通过用高能离子注入比漏区更深地形成，该掩埋扩散区与该体区的底部接触并在该阱区内平行于该半导体衬底表面的方向延伸到该漏区下方的区域,其中该体区被形成为夹在彼此相距一段距离形成的两个漏区之间。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：一条尚生，A阿丹，成濑一史，键泽笃，
申请(专利权)人：夏普株式会社，
类型：发明
国别省市：
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