使用选择性外延生长制造的半导体器件制造技术

本发明专利技术描述了使用下述方法制造的半导体器件，所述方法为自对准方法，并包括使用再生长掩模材料进行选择性外延生长以形成器件的栅极区或源/漏区。所述方法可消除对离子注入的需要。所述器件可由诸如SiC等宽带隙半导体材料制成。所述再生长掩模材料可以为TaC。这些器件可用于苛刻的环境，包括涉及接触辐射和/或高温的应用。

【技术实现步骤摘要】

本申请一般涉及制造半导体器件的方法。
技术介绍
诸如MOSFET和JFET等半导体器件一般使用离子注入技术制得。然而，MOSFET存在一些与栅氧化层有关的可靠性和性能问题。与MOSFET不同，离子注入的JFET器件可使用自对准工艺制造，并且可设计为使其不会发生氧化物界面问题。不过，离子注入遗留了可能影响器件性能的残留损伤。另外，在SiC中，P型注入层比外延生长的P型层的电阻更高。注入也可能导致非突变的Pn结，可能造成难以精确测定临界器件参数。因此，仍然需要不涉及离子注入的制造JFET等半导体器件的改进方法。
技术实现思路
本专利技术提供了一种方法，所述方法包括穿过第一掩模中的一个或多个开口选择性蚀刻第一层半导体材料以形成半导体材料的第一和第二不连续的凸起区域，所述第一和第二不连续的凸起区域的上表面由所述第一掩模覆盖，其中，所述第一层半导体材料位于第二层半导体材料上，所述第二层半导体材料位于第三层半导体材料上，所述第三层半导体材料位于半导体衬底上，其中，所述第一层和第二层半导体材料为第一导电型，所述第三层半导体材料为与所述第一导电型不同的第二导电型，其中，蚀刻使得第二层半导体材料在与所述第一和第二不连续的凸起区域相邻的和这些区域之间的区域露出，并且，所述第一掩模包括在所述第一半导体层上的再生长掩模材料层和所述再生长掩模材料层上的蚀刻掩模材料层，在所述第二层半导体材料上在所述第一和第二不连续的凸起区域之间的区域中沉积第二掩模；蚀刻穿过所述第二层半导体材料和所述第三层半导体材料，以使所述衬底在与所述第一和第二掩模相邻的区域露出；移除所述第二掩模以使所述不连续的凸起区域之间的区域露出；移除所述蚀刻掩模材料层以使所述不连续的凸起区域的上表面由所述再生长掩模材料覆盖；在所述第一和第二不连续的凸起区域之间的区域上和与所述第一和第二不连续的凸起区域相邻的衬底上外延生长所述第二导电型的一层或多层半导体材料；移除所述再生长掩模材料；在所述第一和第二不连续的凸起区域之上、在所述第一和第二不连续的凸起区域之间的区域之上以及在与所述第一和第二不连续的凸起区域相邻的所述第二导电型的所述一层或多层半导体材料的栅极区上沉积第三掩模；蚀刻穿过在与所述第三掩模相邻的区域中的所述第二导电型的所述一层或多层半导体材料；和移除所述第三掩模。 还提供了由上述方法制造的半导体器件。本专利技术中还提供了一种方法，所述方法包括穿过第一掩模中的一个或多个开口选择性蚀刻再生长掩模材料层，以形成半导体材料的不连续的凸起区域，所述不连续的凸起区域具有上表面和侧壁，其中，所述再生长掩模材料层位于第一层半导体材料上，所述第一层半导体材料位于第二层半导体材料上，所述第二层半导体材料位于第三层半导体材料上，所述第三层半导体材料位于衬底上，其中，所述第二层半导体材料为第一导电型，所述第一层和第三层半导体材料为与所述第一导电型不同的第二导电型，并且，蚀刻包括蚀刻穿过所述再生长掩模材料层和所述第一层半导体材料以使下面的第二层半导体材料在与所述第一掩模相邻的区域露出；移除所述第一掩模以使所述不连续的凸起区域的上表面由所述再生长掩模材料覆盖；在所述不连续的凸起区域的侧壁上和与所述不连续的凸起区域相邻的所述第二层半导体材料上外延生长所述第一导电型的一层或多层半导体材料；和从所述不连续的凸起区域的上表面移除所述再生长掩模材料。还提供了由上述方法制造的半导体器件。本文中阐述了本教导的这些和其他特点。附图说明本领域的技术人员将理解，以下描述的附图仅是用于说明的目的。这些附图并不意图以任何方式限制本教导的范围。图I是具有选择性生长的P型栅极区的横向JFET器件的截面示意图。图2A和2B是η型衬底中形成的槽中外延再生长的P型材料的截面SEM图像，分别为垂直于主平面(图2Α) 和平行于主平面(图2Β) 。图3Α是LJFET器件的布局的示意图，包括器件的截面的SEM图像。图3Β是具有再生长P型栅极的器件的SEM截面图像，显示出η+源和漏接触区之间的再生长P型栅极，其中栅极的长度(Le)为0.9μπι。图4是横向JFET器件在8个不同的栅极-源电压值(Vgs)下的漏电流(Id)随漏-源电压(Vd)变化的曲线，所述器件通过使用全外延制造工艺制造，栅极长度(Le)为O. 8 μ m，栅极宽度(Wg)为 200 μ m。图5是经源/漏区的选择性再生长制得的JFET器件的截面示意图。图6A 6Q描述了具有选择性再生长的栅极区的器件的制造方法，显示了在制造工艺中的各步骤中的器件的示意性的俯视图和截面图。图7A 7F描述了具有选择性再生长的源/漏区的器件的制造方法，显示了在制造工艺中的各步骤中的器件的截面示意图。具体实施例方式为了解释本说明书，此处使用的“或”是指“和/或”，除非另有说明或者“和/或”的使用明显不合适。此处使用的“a”表示“一个或多个”，除非另有说明或者“一个或多个”的使用明显不合适。“comprise'“comprises'“comprising”、“include”、“includes”和“including”的使用可以互换而非意图限制。此外，当一个或多个实施方式的描述采用术语“comprising”时,本领域的技术人员应当理解,在一些特定的情况中，作为替代,可使用“基本由……构成”和/或“由……构成”的语言描述这些实施方式。还应当理解，在一些实施方式中，步骤的顺序或执行某些操作的顺序并不重要，只要本教导仍然能够保持运作即可。此外，在一些实施方式中，两个以上的步骤或操作可同时进行。现在描述诸如横向结型场效应晶体管(JFET)等半导体器件的制造方法。所述方法包括穿过再生长掩模材料中的开口进行选择性外延以形成所述器件的栅极区或源/漏区。所述器件可由SiC等宽带隙半导体材料制成。所述再生长掩模材料可以为TaC。此处描述的方法可消除对于离子注入的需要，离子注入可能导致影响器件性能的残留损伤。另外，使用离子注入制造的器件具有缓变Pn结或非突变pn结。与使用离子注入制造的器件不同，具有全外延层的集成电路具有突变pn结。在此处描述的方法中，使用同一掩模来界定器件的栅极区和源/漏区。该自对准工艺因而能够精确控制器件的尺寸，而不需要重要的重对准步骤。以下描述为用于制造集成电路的由SiC等宽带隙半导体材料制造横向结型场效应晶体管(JFET)的方法。此处描述的方法采用半导体材料的选择性外延再生长，即，使用再生长掩模(例如，TaC掩模)以隔离出特定区域进行外延生长。选择性外延再生长可用于形成器件的栅极层或源/漏层。此处描述的方法能够消除对于离子注入的需要。根据一些实施方式，选择性再生长技术可用于形成晶体管的P+栅极区。在该器件中，n+源/漏层在沟道层上生长，被选择性蚀刻回退至沟道层以形成源/漏区，然后生长P型栅极层。该全外延法采用自对准的选择性再生长技术，即使用掩模(例如TaC)来防止P型材料在源/漏区上的再生长。图I中显示了具有选择性生长的栅极的横向JFET的示意性截面。如图I所示，器件包括衬底18、形成于衬底18上的p.层16、形成于p.层16上的rT层14和形成于rT层14上的凸起的n+区域12。如图I所示，器件还包括在凸起的n+区域之间的P型栅极区，该区域包括P—层28和P+层30。尽管图I中显示本文档来自技高网...

【技术保护点】
一种具有选择性再生长的栅极区的半导体器件，所述半导体器件包含：衬底；形成在所述衬底上的P型缓冲层；形成在所述缓冲层上的n型沟道层；形成在所述沟道层上的凸起的n型区域；和在凸起的n型区域之间的p型栅极区。

【技术特征摘要】
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【专利技术属性】
技术研发人员：约瑟夫·尼尔·梅雷特，伊戈尔·桑金，
申请(专利权)人：SSSCIP有限公司，
类型：发明
国别省市：