无需离子注入来制造垂直结型场效应晶体管和双极结型晶体管的方法以及由该方法制造的器件技术

本发明专利技术描述了制造例如垂直结型场效应晶体管(VJFET)或双极结型晶体管(BJT)的方法。该方法不需要离子注入。VJFET器件具有外延再生长的n型沟道层和外延再生长的p型栅极层以及外延生长的埋入栅极层。本发明专利技术还描述了通过该方法制造出的器件。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件及其制造方法。
技术介绍
场效应晶体管(FET)是一种常用于弱信号放大(例如用于放大无线信号)的晶体管类型。这种器件能够放大模拟或数字信号。这种器件也能够切换直流或者起到振荡器的作用。在FET中，电流流经被称为沟道的半导体路径。沟道的一端是被称为源极的电极。沟道的另一端是被称为漏极的电极。沟道的物理直径是固定的，但是通过在被称为栅极的控制电极上施加电压，可以改变沟道的有效电学直径。在任何给定的时刻，FET的导电性取决于沟道的电学直径。栅极电压的很小改变能够引起从源极到漏极的电流的很大变化从而使信号放大。FET的栅极可以是金属-半导体肖特基势垒(MESFET)、p_n结(JFET)或金属-氧化物-半导体栅极(MOSFET)。p-n结FET (JFET)具有η型半导体沟道(N-charmel)或者P型半导体沟道(P-charmel)材料以及沟道上的半导体类型相反的半导体材料栅极。金属-半导体-场效应晶体管(MESFET)具有N型或P型半导体材料的沟道以及该沟道上的肖特基金属栅极。双极结型晶体管(BJT)是具有两个背对背PN结的半导体器件。BJT具有称为基极 (B)的薄且典型高掺杂的中心区，该基极具有与周围材料相反极性的多数电荷载流子。该器件的两个外部区被称为发射极(E)和集电极(C)。在适当的条件下，发射极将多数电荷载流子注入到基极区。由于基极较薄，因此这些电荷载流子大部分将会最终到达集电极。发射极典型地被高度掺杂以减小阻抗，集电极被典型地高掺杂以减小集电极-基极结的结电容。典型地，采用离子注入技术来制作半导体器件比如FET和PiN和JBS 二极管。然而，离子注入需要在高温后退火，这会导致制造器件的时间增长并且对器件造成损伤。因此，需要一种不包括离子注入的制造半导体器件(比如FET和BJT)的改进方法。
技术实现思路
本专利技术提供了一种制作半导体器件的方法，该方法包括以下步骤在η型源极层上形成第一蚀刻掩模，其中，所述η型源极层位于η型隔离层上，其中，所述η型隔离层位于ρ型埋入栅极层上，其中，所述ρ型埋入栅极层位于η型漂移层上， 其中，所述η型漂移层位于η型缓冲层上，并且其中，所述η型缓冲层位于η型基板上；使用所述第一蚀刻掩模选择性地蚀刻穿所述源极层和隔离层并蚀刻到所述埋入栅极层中以形成具有上表面和侧壁的凸起的源极区，并露出与凸起区邻近的埋入栅极层；在所述半导体器件的外周部中露出的埋入栅极层上放置第二蚀刻掩模；使用第一蚀刻掩模和第二蚀刻掩模选择性地蚀刻穿所述埋入栅极层以露出与所述凸起区邻近的η型漂移层，由此在所述半导体器件的外周部中形成具有上表面和侧壁的 P型材料区，其中，所述凸起区中的P型材料与所述半导体器件的外周部中的P型材料区相接触；去除第一蚀刻掩模和第二蚀刻掩模；在所述凸起区的所述上表面和所述侧壁上、在所述漂移层的与所述凸起区邻近的露出表面上以及在所述半导体器件的外周部中的所述P型材料区上外延生长η型沟道层；选择性地刻蚀所述η型沟道层以露出所述凸起区的上表面上的源极层、与所述凸起区邻近的所述漂移层以及所述半导体器件的外周部中的P型材料区的上表面；在所述凸起区的上表面上、在所述凸起区的侧壁上的所述η型沟道层上、在所述漂移层的露出表面上以及在所述半导体器件的外周部中的P型材料区上外延生长P型栅极层；用第一平坦化材料来填充所蚀刻的特征(feature)；蚀刻第一平坦化材料以从所述凸起区的上表面上去除外延生长的ρ型栅极层；去除第一平坦化材料；在所述凸起区的侧壁上沉积氧化物层；在所述凸起区的上表面上、在与所述凸起区邻近的外延生长的ρ型栅极层上以及在所述半导体器件的外周区中的外延生长的P型栅极层上形成欧姆接触；在所述基板上与所述缓冲层相对地形成欧姆接触；在外延生长的ρ型栅极层上的所述欧姆接触材料上以及在所述凸起区的上表面上的欧姆接触材料上沉积蚀刻掩模材料，使得不掩盖所述凸起区的侧壁上的栅极层和外延生长沟道；用第二平坦化材料来填充所蚀刻的特征；蚀刻第二平坦化材料以从所述凸起区的侧壁的上部去除外延生长的ρ型栅极层和η型沟道层；去除第二平坦化材料和所述蚀刻掩模材料；用第三平坦化材料来填充所蚀刻的特征；蚀刻第三平坦化材料以露出所述凸起区的上表面上的欧姆接触材料；选择性地蚀刻穿所述半导体器件的外周部中的第三平坦化材料以露出外延生长的P型栅极层上的欧姆接触材料；在所述凸起区的上表面上的所述欧姆接触上形成金属接触；在所述半导体器件的外周部中的外延生长的ρ型栅极层上的所述欧姆接触上形成金属接触；以及在所述基板层上的所述欧姆接触上形成金属接触。本专利技术还提供了一种通过以上方法制造出的半导体器件。本专利技术还提供了一种包含一个或多更个上述半导体器件的电路。本文对本专利技术教导的这些以及其他特征进行阐述。附图说明本领域技术人员将会理解以下描述的附图仅用于解释目的。附图不会以任何方式对本专利技术的范围进行限定。图1A-1Q描述了根据本专利技术各种实施方式制造垂直结型场效应晶体管的方法。 具体实施例方式为了解释本说明书，本文中使用的“或”意思是“和/或”除非另有说明或者使用 “和/或”明显不合适。本文中使用的“一个”意思是“一个或多个”除非另有说明或者使用“一个或多个”明显不合适。使用的“包含”和“包括”可以互换并且不作为限制。此外， 对一个或者多个实施方式的说明中使用的词语“包含”(comprising)，本领域技术人员应当理解，在某些特定的情况下，该一个或者多个实施方式能够可替换地使用“基本上由...组成”和/或“由...组成”。还应当理解在一些实施方式中只要目前的教导仍然是可操作的， 步骤的顺序或者执行某种操作的顺序是无关紧要的。此外，在一些实施方式中两个或者更多步骤或操作可同时进行。本文描述了制造半导体器件，例如垂直结型场效应晶体管(VJFET)或者双极结型晶体管(BJT)的方法。该方法不需要离子注入。该器件可以由宽带隙半导体材料例如碳化硅(SiC)制成。因此该器件可用于高温操作。图1A-1P描述了根据本专利技术的多种实施方式的制造垂直结场效应晶体管的方法。 如图IA所示，N+源极层10位于N—隔离层12上，N—隔离层位于P+埋入栅极层14上，P+埋入栅极层位于N—漂移层16上，N—漂移层16位于N+缓冲层18上，N+缓冲层18位于N+基板 20上。N+源极层10可具有0. 5 μ m的厚度和大于1 X IO1Vcm3的掺杂浓度。N—隔离层12可具有大于0. 5 μ m的厚度和1 X IO1Vcm3到1 X IO1Vcm3的掺杂浓度。P+埋入栅极层14可具有大于1 μ m的厚度和1 X IO1Vcm3的掺杂浓度。N_漂移层16可具有大于0. 5 μ m的厚度和 1 X IO1Vcm3到5 X IO1Vcm3的掺杂浓度。N+缓冲层18可具有0. 5 μ m的厚度和1 X IO1Vcm3 的掺杂浓度。N+基板20可具有大于5X1018/cm3的掺杂浓度。各个半导体层12、12、14、16、 18和20可由宽带隙半导体材料，比如碳化硅(SiC)制成。如图IB所示，然后可以在N+源极层10上放置第一蚀刻掩模22。蚀刻掩模22可包括Ni或另一金属。可选地，如图IC所示，可以将外延再生长掩模层21沉积在N+源极层10上并且将蚀刻掩本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：成林，
申请(专利权)人：SSSCIP有限公司，
类型：发明
国别省市：