反向偏压下栅极-源极泄漏降低的自对准半导体装置及制作方法制造方法及图纸

描述了一种具有自对准引脚、p+/n/n+或p+/p/n+栅极-源极结的垂直结型场效应晶体管(VJFET)。该装置的栅极可对源极自对准到0.5um内以保持良好的耐高压性能(即低DIBL)并同时在反向偏压下减少栅极-源极结的泄漏。该装置可以是宽带隙半导体装置，如SiC垂直沟道结型场效应。还描述了制造该装置的方法。

【技术实现步骤摘要】
【国外来华专利技术】
本申请涉及半导体装置和制造装置的方法,特别是,涉及宽带隙(wide band-gap)半导体装置，如反向偏压下栅极-源极泄漏降低的碳化硅SiC垂直沟道结型场效应晶体管。
技术介绍
迄今为止，垂直沟道碳化硅结型场效应晶体管已被作为具有垂直或接近垂直的侧壁[1，2]的装置提出。但是，在具有垂直或接近垂直的侧壁的装置中，难以使用离子植入(ion implantation)实现均勻的p+侧壁掺杂。特别是，正常的入射离子植入会导致具有低掺杂浓度的非均匀的掺杂的侧壁。使用成角度的离子植入掺杂侧壁已有公开[1，3]。但是，即使采用这种方法，也很难实现具有均匀的沟道宽度(Ih)的理想化的结构。特别是，使用成角度的植入仍然会导致在沟槽底部附近的较 重掺杂和沿侧壁的非均匀掺杂从而降低装置的性能。此外，为确保两个侧壁上类似的掺杂，在植入过程中晶片必须旋转。但是，对于SiC，离子植入需要不同的能量的多个植入。因此，涉及晶片旋转和成角度的植入的过程会显著地增加制造工艺的复杂性和成本。因此，仍然存在对制造半导体装置如具有更均匀的和良好控制的沟道宽度的垂直JFET的改进的方法的需要。
技术实现思路
提供了一种半导体装置，包括第一导电类型的半导体材料的基材层；位于基材层的上表面上的第一导电类型的半导体材料的沟道层，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材层的上表面形成至少5°的角度，其中所述一个或多个凸起区包括第一导电类型的半导体材料的内部部分和不同于第一导电类型的第二导电类型的半导体材料的外部部分，其中，所述外部部分与第一侧壁、第二侧壁相邻；第二导电类型的半导体材料的栅极区，其位于与相邻的凸起区的外部部分相邻并与该外部部分邻接的沟道层的下表面中；和第一导电类型的半导体材料的源极层，其位于一个或多个凸起区的上表面上；其中，所述凸起区的外部部分从源极层抵消，使得凸起区的外部部分不接触源极层。还提供了一种方法，包括选择性地将离子植入第一导电类型的半导体材料的沟道层中以形成与第一导电类型不同的第二导电类型的半导体材料的植入的栅极区，其中，所述沟道层位于基材层的上表面上，且其中，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材的上表面形成至少5°的角度，其中，第一导电类型的半导体材料的源极区位于一个或多个凸起区的上表面上，源极区包括与第一侧壁、第二侧壁相邻的侧表面和上表面，且植入掩模位于源极区的上表面上，其中，植入的栅极区形成在侧壁中和沟道层的下表面中，且其中，植入的栅极区从凸起区的上表面抵消；和去除植入物的掩模；其中，侧壁上的植入的栅极区从源极层抵消，使得侧壁上的植入的栅极区不接触源极层。这里将阐述本专利技术的这些和其它特征。附图说明`熟练的技术人员会明白，下面描述的附图仅供说明之用。附图并不旨在以任何方式限制本专利技术的范围。图1A是具有倾斜的侧壁的垂直结型场效应晶体管的示意图，其中，η+源极区被n，η-, ρ_或P区从P+植入的栅极区抵消O. 5 μ m或更少。图1B示出作为用于SIT装置的源电极和电源VJFET(vertical Junction FieldEffect Transistor)装置之间的距离的函数的导带能量。图1C是示出制造具有倾斜的侧壁的VJFET装置的方法的示意图。图1D是示出在根据图1C中所示的方法制造的装置的p+/n+栅极-源极结处的剩余晶格植入损伤的示意图。图1E是示出根据图1C中所示的方法使用零度植入制造装置中的p+/n+的栅极-源极结的最小化的示意图。图2是示出使用共形掩膜层制造图1A所示的装置的方法的示意图。图3A示出用于具有p+/n+结的装置的掺杂分布。图3B示出用于具有使用展示减少的电场和较少植入损伤的共形掩模制造的P+/p/n+结的装置的掺杂分布。图4是示出使用非共形掩模层制造图1A所示的装置的方法的示意图。图5是示出在侧壁植入之前使用侧壁的热氧化来制造图1A所示的装置的方法的示意图。图6是示出使用伸出侧壁的植入掩模来制造图1A所示的装置的方法的示意图。图7是使用包括具有很高的侧向氧化率的层的多层植入掩模来制造图1A所示的装置的方法的示意图。图8是示出通过氧化对η+源极层制造凹陷使得η+源极层不接触P+植入区来制造图1A所示的装置的方法的示意图。图9是具有倾斜的侧壁的垂直结型场效应晶体管的示意图，其中，η+源极区被η源极区从P+植入的栅极区抵消。具体实施例方式即使具有非常大的偏压施加到漏极端子(例如600伏-10千伏)上，电力结型场效应晶体管JFET也应保持在关断状态下。因此，电力JFET装置应具有最小的“漏极感应的势垒降低”(通常称为“DIBL”)。在DIBL现象中，所施加的漏极电压降低源极和漏极之间的能量势垒，从而使不希望的泄漏电流流过装置。为最小化DIBL效应从而使电力晶体管阻挡大的电压(例如600伏-10千伏)，在源极电极的附近应该发生关断状态的能量势垒，且应该有将漏极从源极分离的“长沟道”。在效应中，能量势垒(其由施加到P+栅极的偏压调制)应尽可能地远离漏极以尽量最小化DIBL。这通过将源极附近的沟道的最窄的部分定位来实现，如美国专利申请12/613065号中所公开的具有倾斜的侧壁的JFET的情况，或者通过具有源极附近的掺杂浓度低于其余沟道的非均匀沟道掺杂分布的装置来实现，如美国专利申请序列12/117121号中所公开的。由于能量势垒应非常接 近源极并应由栅极调制以控制通过该装置的传导，所以ρ+栅极应必须位于非常靠近η+源极处。形成P+栅极的过程也应自对准沟道/手指。这是当通过蚀刻手指并使用相同的掩模植入P+栅极形成SiC垂直JFET时的情况。其他SiC垂直晶体管，如静电感应晶体管SIT没有被设计为阻挡大漏极电压，因此该沟道设计的要求不太严格，且允许在η+源极和ρ+栅极之间具有大的非自对准分离的结构。SIT结构通常具有更接近漏极端子的关断状态的势垒，并且通常具有比电力IFET短的沟道(用于高频操作)，如IB所示参见，例如，西泽(Nishizawa)等人的电子装置(Electron Devices)卷4(2000年)第482页的“IEEE转移”。这些特性使得SIT不适用于高压(例如600伏-10千伏)的应用。在设计上，如果关断状态下的势垒位于更靠近源极端子处，高压电力JFET将更有效地阻止高压，如图1B所示。如在美国专利申请12/613065号所述，其全部内容通过参考引入本文，具有倾斜的侧壁的装置可以通过在外延生长的SiC层结构上淀积植入掩模层(例如SiO2)、构图和蚀刻植入掩模层和SiC手指、使用植入物掩模植入自对准的P+栅极区来制造。这个过程示于图1C中。从图1C中可以看出，在这个过程中的植入物掩模不完全覆盖η+区。侧向植入追随也可导致植入的物种在植入掩模下延伸。这两种效应均可导致Ρ+/η+栅极-源极结。如上所述，高压电力JFET应具有长沟道且栅极调制的电子势垒靠近源极。对于植入的栅极垂直JFET，这可能会导致ρ+/η+栅极-源极结，如图1C所本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.05.25 US 61/347,9281.一种半导体装置，包括 第一导电类型的半导体材料的基材层； 位于基材层的上表面上的第一导电类型的半导体材料的沟道层，所述沟道层包括下表面和一个或多个凸起区，所述ー个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材层的上表面形成至少5°的角度，其中所述ー个或多个凸起区包括第一导电类型的半导体材料的内部部分和不同于第一导电类型的第二导电类型的半导体材料的外部部分，其中，所述外部部分与第一侧壁、第二侧壁相邻； 第二导电类型的半导体材料的栅极区，其位干与相邻的凸起区的外部部分相邻并与该外部部分邻接的沟道层的下表面中；和 第一导电类型的半导体材料的源极层，其位于ー个或多个凸起区的上表面上； 其中，所述凸起区的外部部分从源极层抵消，使得凸起区的外部部分不接触源极层。2.如权利要求1所述的半导体装置，其中，所述凸起区的外部部分，被具有小于源极层的掺杂浓度的第一导电类型的半导体材料的区从源极层抵消。3.如权利要求1所述的半导体装置，其中，每个所述源极层和所述凸起区的外部部分具有至少lxl019cm_3的掺杂浓度。4.如权利要求1所述的半导体装置，其中，所述凸起区的外部部分从源极层抵消0.5 u m或更少。5.如权利要求1所述的半导体装置，其中，所述ー个或多个凸起区上表面包括凸起区的外部部分和内部部分，且其中，源极层位于凸起区的内部部分上，所述装置进ー步包括与凸起区的外部部分相邻的凸起区的上表面上的氧化物。6.如权利要求1所述的半导体装置，其中，与一个或多个凸起区的上表面相邻的第一侧壁和第二侧壁，朝向从垂直于基材层的上表面< 5°的角度。7.如权利要求1所述的半导体装置，其中，与一个或多个凸起区的上表面相邻的第一侧壁和第二侧壁，朝向从垂直于基材层的上表面< 2°的角度。8.如权利要求1所述的半导体装置，其中，与沟道层的下表面相邻的第一侧壁和第二侧壁向内逐渐变细，并从垂直于基材层的上表面形成至少5°的角度靠近基材层的栅极区的下表面与凸起区的上表面之间至少一半的距离。9.如权利要求1所述的半导体装置，其中，靠近基材的沟道层的表面与凸起区的上表面之间的垂直距离为0. 5至5 y m，且其中，沟道层具有I X IO16至I X IO18CnT3的掺杂浓度。10.如权利要求1所述的半导体装置，其中，所述基材具有的厚度为100至500iim且掺杂浓度为 I X IO19 至 5X 1019cnT3。11.如权利要求1所述的半导体装置，其中，所述源极层具有的厚度为0.1至1. 0 y m且掺杂浓度为I X IO18至I X IO20Cm'12.如权利要求1所述的半导体装置，其中，每个凸起区的外部部分和栅极区具有5 X IO18至I X IO20CnT3的掺杂浓度。13.如权利要求1所述的半导体装置，在基材和沟道层之间进ー步包括第一导电类型的半导体材料的漂移层。14.如权利要求13所述的半导体装置，其中，所述漂移层具有的厚度为5至IOOymi掺杂浓度为IXio14至2 X IO1WO15.如权利要求1所述的半导体装置，在基材和沟道层之间进ー步包括缓冲层。16.如权利要求13所述的半导体装置，在基材和漂移层之间进ー步包括缓冲层。17.如权利要求16所述的半导体装置，其中，所述缓冲层具有的厚度为0.1至l.Oiim且掺杂浓度为5 X IO17至5 X IO18Cm'18.如权利要求15所述的半导体装置，其中，所述缓冲层具有的厚度为0.1至l.Oiim且掺杂浓度为5 X IO17至5 X IO18Cm'19.如权利要求1所述的半导体装置，其中，所述装置包括多个凸起区，其中，所述多个凸起区是细长的并且被布置成间隔开的关系作为手指。20.如权利要求1所述的半导体装置，其中，所述第一导电类型的半导体材料是n型半导体材料，且其中，所述第二导电类型的半导体材料的是P型半导体材料。21.如权利要求1所述的半导体装置，其中，所述半导体材料是宽带隙半导体材料。22.如权利要求1所述的半导体装置，其中，所述半导体材料是碳化硅。23.如权利要求1所述的半导体装置，其中，所述装置是结型场效应晶体管JFE...

【专利技术属性】
技术研发人员：安德鲁·里特诺尔，大卫·C·谢里登，
申请(专利权)人：SSSCIP有限公司，
类型：
国别省市：