描述了半导体器件和制造该器件的方法。该器件可以是结型场效应晶体管（JFET），或诸如结型势垒肖特基（JBS）二极管或PiN二极管。该器件利用使用植入掩模的可选择离子植入来制造。该器件具有通过从植入掩模扩散正常入射离子而形成的植入侧壁。描述了一种具有长沟道长度的垂直结型场效应晶体管。该器件可以由诸如碳化硅（SiC）的宽带隙半导体材料制成，并且可以在高温且高功率的应用中使用。
【技术实现步骤摘要】
【国外来华专利技术】
本申请总体上涉及半导体器件，并且涉及制造该器件的方法。
技术介绍
场效应晶体管(FET)是公用于弱信号放大(例如，用于放大无线信号)的一类晶体管。这种器件可以放大模拟或数字信号。它还可以切换DC或者充当振荡器。在FET中，电流沿着称作沟道的半导体路径流动。在沟道的一端，具有称作源极的电极。在沟道的另一端，具有称作漏极的电极。沟道的物理直径是固定的，但其有效电气直径可以通过施加电压而改变，以控制称作栅极的电极。FET的导电率在任何指定时刻都取决于沟道的电气直径。栅极电压的较小变化都会导致从源极至漏极的电流的较大改变，由此能够放大信号。PiN 二极管是在P型半导体区与η型半导体区之间具有宽的、轻掺杂“近”本征半导体区的二极管。结型势垒肖特基(JBS) 二极管还因其包含PiN结和肖特基势垒(S卩，金属半导体)结而被称为合并PiN肖特基二极管。采用SiC的垂直结型场效应晶体管(VJFET)和静电感应晶体管(SIT)器件已经在U. S.专利 No. 5903020 和 No. 6767783 中，以及 U. S.专利申请公报 No. 2007/0187715Α1 中进行了描述。对于SIT的情况来说，典型地优选短沟道长度，以便保持高频率响应。因此，在沟渠状源极指状部上不产生侧壁植入的浅P+栅极植入是优选的。然而，在功率VJFET结构中，其被优选成具有长沟道长度，以便使器件能够防止高反偏压下的电场缩减沟道势垒并且导致增加的漏极-源极漏电流或彻底雪崩。在U. S.专利申请公报No. 2007/0187715Α1中，公开了在源极指状部侧壁上成角植入，作为用于沿源极沟道长度生成长栅极掺杂外形(doping profile)的方法。然而,该方法存在几个缺点，即，晶片在植入期间必须旋转，以便防止沟渠状结构中的植入遮蔽。另外，成角植入使沿该结构的垂直轴从沟道均匀植入到源极区中，从而得到了两个邻接重掺杂区(源极和栅极)。这两个区域的接近性质导致较差的电压操纵能力。另外，沿该轴的成角植入会产生显著的离子沟道效应，造成非对称栅极-源极结，特别是对于典型地离轴切割(例如，按2-8度的角度)的SiC基板来说。因此，仍存在改进制造半导体器件的方法的需求。
技术实现思路
本专利技术提供了一种制造半导体器件的方法，该方法包括以下步骤在植入掩模层上构图蚀刻掩模，其中，所述植入掩模层位于由第一导电类型的半导体材料制成的沟道层上，并且其中，所述沟道层位于第一导电类型的半导体基板的上表面上；利用所述蚀刻掩模选择性地蚀穿所述植入掩模层并且蚀刻到所述沟道层中，以形成一个或更多个凸起源极区，每个凸起源极区都具有上表面和与所述沟道层的皆具有底表面的蚀刻区相邻的侧壁；通过所述植入掩模层将离子植入到所述沟道层中，以在所述蚀刻区的所述底表面上的半导体材料中形成第二导电类型的植入区，其中，所述离子按与相对于所述半导体基板的上表面的垂直方向偏离+/-10°的角植入，并且其中，植入在所述植入掩模层上的至少一些离子通过所述植入掩模被扩散，以在所述凸起区的所述侧壁上形成第二导电类型的植入区，其中，位于所述蚀刻区的所述底表面上的所述植入区连接至位于所述凸起区的相邻侧壁上的所述植入区。本专利技术还提供了一种通过上述方法制造的半导体器件。在此阐述了本教导的这些和其它特征。 附图说明技术人员应当明白，下面描述的附图仅出于例示性目的。附图无论如何都不限于本教导的范围。图1A-1E是例示制造VJFET器件的示意图，其中图IA示出了在植入之前的起始器件结构；图IB示出了淀积将被用于限定源极指状部的宽度和间距的构图蚀刻掩模；图IC示出了蚀刻植入掩模和沟道层；图ID示出了按0°角(即，垂直于基板表面)利用离子注入植入P+栅极；而图IE示出了在植入和去除植入掩模之后该器件中的所得掺杂剂外形。图2是示出具有周期性阵列结构的源极指状部的示例性布局的俯视图的示意图，该周期性阵列结构允许在每一个源极指状部的侧壁上充分扩散植入。图3A是示出由利用足够植入掩模和指状部间距近垂直植入到沟渠状结构中以允许出现显著扩散植入并且掺杂侧壁而产生的所述掺杂剂外形的仿真。图3B是在与图3A相似的条件下构造的仿真，但其中，该器件没有用于提供离子扩散的相邻源极指状部。图4是示出针对SiCVJFET的阈值电压的扩散效果的图形。具体实施例方式出于解释本说明书的目的，在此使用的“或”意指“和/或”，除非另外规定或者使用的“和/或”明显不合适。在此使用的“一”意指“一个或更多个”，除非另外规定或者使用的“一个或更多个”明显不合适。使用的“包括(comprise)”^包括(comprises)”^包括(comprising)”、“包括(include)”、“包括(includes)”，以及“包括(including)” 可互换而是旨在进行限制。而且，在一个或更多个实施方式的描述使用术语“包括(comprising)”的情况下，本领域技术人员应当明白，在某些具体实例中，该实施方式或多个实施方式可以另选地利用语言“基本上由…组成(consisting essentially of)”和/或“由…组成(consisting of)”来描述。还应明白，在某些实施方式中,用于执行特定动作的步骤或命令的次序不重要，只要本教导保持可操作即可。而且，在某些实施方式中，两个或更多个步骤或动作可以同时进行。本专利技术提供了一种利用从相邻结构有意扩散的离子按O度植入来制造具有长沟道长度的垂直结型场效应晶体管(VJFET)的方法，和由此制造的器件。虽然本专利技术可以应用于具有暴露侧壁需求植入的任何垂直器件(例如，二极管、晶体管、垂直电阻器)，但本专利技术的具体实施方式使能实现可以按增强或耗尽模式制造的长沟道VJFET。该器件的长沟道使能实现高“阻断(blocking)增益”(从正向导通至反向阻断阶段的急剧转变)，同时保持针对在高反偏压下从漏极至源极的漏电流的较长高势垒。本文描述了利用沟渠和掩模结构在半导体器件中的垂直沟渠侧壁上生成离子植入(即，掺杂)外形的方法。根据一些实施方式，提供了一种采用SiC的长沟渠状沟道垂直结型场效应晶体管，其中，未采用成角侧壁植入。如在此所述，通过掩模层使离子向外扩散，从而在沟渠状半导体侧壁的边缘生成 了掺杂外形。在此描述的方法可以用于VJFET的栅极区中。然而，在此描述的方法可以被用于制造受益于植入侧壁的任何半导体结构，包括但不限于，静电感应晶体管(SIT)、双极结型晶体管(BJT)以及结型势垒肖特基二极管(JBS)。图1A-1E中描绘了制造VJFET的方法，下面对该方法进行描述。图IA示出了在植入工序之前的起始半导体器件结构。如图IA所描绘的，植入之前的器件包括位于沟道层12上的植入掩模层10。还如图IA所示，沟道层12位于漂移层14上，而漂移层14位于半导体基板16上。漏极接触部18被示出与漂移层14相反地位于基板上。尽管在图IA中示出了漂移层，但漂移层是可选的(S卩，沟道层和漂移层可以是单层)。漂移层14和沟道层12可以按外延方式生长。掺杂类型和浓度可以改变，以向器件提供希望特性。对于η沟道VJFET来说，基板可以是掺氮浓度为I X IO1Vcm3至I X IO20/cm3的η型。漂移和沟道掺杂氮水平可以在IXlO1Vcm3与I本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2009.12.08 US 61/267,5241.一种制造半导体器件的方法，该方法包括以下步骤 在植入掩模层上构图蚀刻掩模，其中，所述植入掩模层位于由第一导电类型的半导体材料制成的沟道层上，并且其中，所述沟道层位于第一导电类型的半导体基板的上表面上； 利用所述蚀刻掩模选择性地蚀穿所述植入掩模层并蚀刻到所述沟道层中，以形成一个或更多个凸起源极区，每个凸起源极区都具有上表面和与所述沟道层的皆具有底表面的蚀刻区相邻的侧壁； 通过所述植入掩模层将离子植入到所述沟道层中，以在所述蚀刻区的所述底表面上的半导体材料中形成第二导电类型的植入区，其中，所述离子按与相对于所述半导体基板的上表面的垂直方向偏离+/-10°内的角被植入，并且其中，碰撞到所述植入掩模层上的至少一些离子被所述植入掩模扩散，以在所述凸起区的所述侧壁上形成第二导电类型的植入区，其中，位于所述蚀刻区的所述底表面上的所述植入区连接至位于所述凸起区的相邻侧壁上的所述植入区。2.根据权利要求I所述的方法，其中，所述沟道层位于由第一导电类型的所述半导体材料制成的漂移层上，所述漂移层位于所述半导体基板上。3.根据权利要求2所述的方法，其中，所述沟道层和所述漂移层都具有掺杂浓度，并且其中，所述沟道层的掺杂浓度低于所述漂移层的掺杂浓度。4.根据权利要求I所述的方法，其中，植入期间所述离子的能量为250keV至2MeV。5.根据权利要求I所述的方法，其中，所述植入掩模层位于由第一导电类型的半导体材料制成的源极层上，并且其中，所述源极层位于所述沟道层上。6.根据权利要求5所述的方法，其中，所述源极层和所述沟道层都具有掺杂浓度，并且其中，所述源极层的掺杂浓度高于所述沟道层的掺杂浓度。7.根据权利要求I所述的方法，其中，所述第一导电类型是η型，所...
【专利技术属性】
技术研发人员：大卫·C·谢里登，安德鲁·里特诺尔，
申请(专利权)人：SSSCIP有限公司，
类型：发明
国别省市：
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