沟槽型MOS的形成方法技术

一种沟槽型MOS的形成方法，包括：提供半导体衬底；在半导体衬底内，形成沟槽；采用热氧化工艺在所述沟槽底部和侧壁形成第一栅介电层；采用高温氧化沉积工艺在第一栅介电层表面形成第二栅介电层；在沟槽内填充满多晶硅层。本发明专利技术提供一种沟槽型MOS的形成方法，解决沟槽型MOS的电学性能差，工艺良率低下问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别涉及一种沟槽型MOS的形成方法。
技术介绍
随着电子消费产品需求的增长，功率MOSFET的需求越来越大，例如磁盘驱动，汽车电子以及功率器件等等方面。沟槽型M0S(Trench M0S)由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。例如在中国专利公开号为CN101452857A中还能发现更多关于沟槽型MOS制造的相关信息。但是，现有工艺形成的沟槽型MOS的电学性能差，工艺良率低下。
技术实现思路
本专利技术要解决的问题是提供一种沟槽型MOS的形成方法，避免电学性能差，工艺良率低下。为解决上述问题，本专利技术提供了一种沟槽型MOS的形成方法，所述方法包括提供半导体衬底；在半导体衬底内形成沟槽；采用热氧化工艺在所述沟槽底部及侧壁形成第一栅介电层；采用高温氧化沉积工艺在沟槽内的第一栅介电层表面形成第二栅介电层；在沟槽内填充满多晶硅层。可选的，所述高温氧化沉积工艺的温度为800°C 900°C。可选的，所述高温氧化沉积工艺的反应气体包括氧气。可选的，所述热氧化工艺的温度为950°C 1050°C。可选的，所述热氧化工艺的反应气体包括氧气和氮气。可选的，所述第二栅介电层的厚度大于或等于所述第一栅介电层的厚度。可选的，所述第一栅介电层和第二栅介电层的材料为氧化硅或含氮氧化硅。可选的，形成第二栅介电层后还包括步骤进行热处理工艺。可选的，所述热处理工艺为快速热退火工艺。可选的，所述快速热退火工艺温度900°C 1100°C。可选的，所述快速热退火工艺的反应气体包括氧气、氮气或一氧化氮。可选的，所述快速热退火工艺的时间为30s 90s。与现有技术相比，本专利技术的技术方案具有以下优点 先采用热氧化工艺在所述沟槽表面生长形成第一栅介电层，S卩，使沟槽底部和侧壁都生长形成第一栅介电层，为所述第二栅介电层的形成奠定基础，因为沟槽表面的衬底晶向不一致，即，底部中间晶向为(100)，底部拐角处晶向为(111)，侧壁晶向为(100)，影响第一栅介电层底部拐角处的生长厚度，加上沟槽底部太深，反应气体不容易进入沟槽底部，使第一栅介电层底部中间和拐角处形成的栅介电层的厚度最薄。采用高温氧化沉积工艺在所述第一栅介电层表面沉积形成第二栅介电层，所述第二栅介电层在增加所述沟槽表面的栅介电层厚度的同时可以使得沟槽底部的厚度均匀，而且采用高温氧化沉积工艺形成的第二栅介电层的k值(介电常数)较高，使击穿电压值升高，漏电流减小，从而提高最终形成的栅介电层的品质，进而提高了所述沟槽型MOS的电学性能。附图说明图I至图3为现有的沟槽型MOS的形成工艺流程示意图；图4为本专利技术沟槽型MOS的形成工艺流程图；图5至图12为本专利技术沟槽型MOS的形成工艺流程示意图；图13是采用现有技术和本专利技术两种方法形成的栅介电层厚度数据对比图；图14是采用现有技术和本专利技术两种方法形成的栅介电层所产生的击穿电压对比图。具体实施例方式现有工艺形成的沟槽型MOS的电学性能差，工艺良率低下。为此，本专利技术的专利技术人对现有的沟槽型MOS形成工艺进行研究，首先提供一种沟槽型MOS的形成方法如图I至图3所示。请参考图I，提供半导体衬底200，在所述半导体衬底200内形成沟槽206。请参考图2，利用热氧化工艺，在沟槽206底部及侧壁形成栅介电层220，所述栅介电层220为氧化硅。请参考图3，在所述沟槽206内形成沟槽栅极221。专利技术人发现和分析得知，如图2所示，在衬底中形成沟槽206后，采用热氧化工艺直接在沟槽表面形成栅介电层220，一方面由于沟槽底部太深，相对于沟槽侧壁来说，反应气体不容易进入沟槽底部，因此沟槽底部不容易进行填充生长；另一方面沟槽表面的晶向不一致，即，底部中间晶向为100，底部拐角处晶向为111，沟槽侧壁晶向为100，影响栅介电层底部拐角处的生长厚度，栅介电层底部中间和拐角处形成的栅介电层的厚度最薄，而沟槽侧壁的栅介电层厚度较厚。因此，沟槽底部与沟槽侧壁的栅介电层的厚度不一致，容易造成电压击穿和漏电流现象，影响工艺的可靠性，进而影响沟槽型MOS电学性能，工艺良率。为此，专利技术人经过创造性劳动，获得了一种沟槽型栅介电层的形成方法，具体参考图4，执行步骤S41，提供半导体衬底；执行步骤S42，在所述半导体衬底内形成沟槽；执行步骤S43，在所述沟槽表面形成牺牲氧化层；执行步骤S44，移除所述牺牲氧化层；执行步骤S45，采用热氧化工艺在所述沟槽表面形成第一栅介电层； 执行步骤S46，采用高温氧化沉积工艺在所述第一栅介电层表面形成第二栅介电层；执行步骤S47，形成第二栅介电层后，进行热处理工艺；执行步骤S48， 在沟槽内填充满多晶硅层。本专利技术先采用热氧化工艺在所述沟槽表面生长形成第一栅介电层，S卩，使沟槽底部和侧壁都生长形成第一栅介电层，为所述第二栅介电层的形成奠定基础，因为沟槽表面的衬底晶向不一致和沟槽底部太深，影响第一栅介电层的底部生长厚度，使第一栅介电层底部中间和拐角处形成的栅介电层的厚度最薄。采用高温氧化沉积工艺在所述第一栅介电层表面沉积形成第二栅介电层，所述第二栅介电层在增加所述沟槽表面的栅介电层厚度的同时可以使得沟槽底部的厚度均匀，而且采用高温氧化沉积工艺形成的第二栅介电层的k值(介电常数)增加，减少电压被击穿和漏电流现象，从而提高最终形成的栅介电层的品质，提高了所述沟槽型MOS的电学性能。下面结合附图，通过具体实施例，对本专利技术的技术方案进行清楚、完整的描述。图5至图12为本专利技术沟槽型MOS的形成工艺流程示意图。如图5所不，提供半导体衬底300,所述半导体衬底300可以为娃基半导体或者为绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以示例性说明。如图6所示，用热氧化法或化学气相沉积方法或物理气相沉积方法在衬底300上形成氧化层304，所述氧化层304的材料为二氧化硅，所述氧化层304用于避免所述半导体衬底300与后续形成的阻挡层306不匹配，从而使得整个形成工艺中应力较大，影响形成工艺的质量。用化学气相沉积法或物理气相沉积法在氧化层304上形成阻挡层306，所述阻挡层306的材料为氮化硅，阻挡层306的作用为在后续刻蚀工艺中，用于保护其下方的膜层不被破坏，阻挡层306的作用还可以为提供更佳的形貌控制和节省光刻胶。用旋涂法在阻挡层306上形成光刻胶层308，经过曝光显影工艺后，在光刻胶层308上定义出开口图形。接着以光刻胶层308为掩膜，沿开口图形，刻蚀阻挡层306至露出氧化层304，其中刻蚀阻挡层306所采用的刻蚀方法为干法刻蚀法，可以采用的气体为C4F8与CO等，为本领域技术人员熟知技术，在这里就不再赘述。在其它实施例中也可以不形成氧化层304和刻蚀阻挡层306，可以直接在所述在衬底300上形成光刻胶层308。如图7所示，灰化法或湿法刻蚀法去除光刻胶层308，在刻蚀阻挡层306上形成沟槽图形318。如图8所示，以沟槽图形318为掩膜，刻蚀氧化层304和衬底300，形成沟槽310，所述沟槽310底部拐角处的形状可以为圆弧形或直角型。本实施例中，所述沟槽310底部拐角处为圆弧形。其中，刻蚀氧化层304和衬底300所采用的刻蚀方法为干法刻蚀法，可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型MOS的形成方法，其特征在于，包括 提供半导体衬底； 在半导体衬底内形成沟槽； 采用热氧化工艺在所述沟槽底部及侧壁形成第一栅介电层； 采用高温氧化沉积工艺在沟槽内的第一栅介电层表面形成第二栅介电层； 在沟槽内填充满多晶硅层。2.根据权利要求I所述的沟槽型MOS的形成方法，其特征在于，所述高温氧化沉积工艺的温度为800°C 900°C。3.根据权利要求2所述的沟槽型MOS的形成方法，其特征在于，所述高温氧化沉积工艺的反应气体包括氧气。4.根据权利要求I所述的沟槽型MOS的形成方法，其特征在于，所述热氧化工艺的温度为 950°C 1050°C。5.根据权利要求2所述的沟槽型MOS的形成方法，其特征在于，所述热氧化工艺的反应气体包括氧气和氮气。6.根据权利要求I所述...

【专利技术属性】
技术研发人员：贾璐，楼颖颖，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：