一种沟槽式金属氧化物半导体场效应管制造技术

本发明专利技术公开了一种包括具有多个悬浮的沟槽环的终端区的沟槽式金属氧化物半导体场效应管。根据本发明专利技术的多个悬浮的沟槽环的深度等于或大于位于有源区的体区的结深。根据本发明专利技术的沟槽式金属氧化物半导体场效应管还包括一个等势环，其位于终端区且包围所述的多个悬浮的沟槽环。

【技术实现步骤摘要】

本专利技术主要涉及功率半导体器件的单元结构、器件结构和制造过程。更具体地，本专利技术涉及在终端区具有悬浮的沟槽栅的沟槽式金属氧化物半导体场效应管(MOSFET)的新型改良的单元结构，器件结构及其改良的制造过程，其具有较高的击穿电压、较低的栅漏电荷Qgd和较低的制造成本。本申请案要求对于2011年06月27日提交的美国专利申请第13/169，314号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。
技术介绍
现有技术中在终端区具有悬浮的沟槽栅的典型沟槽式金属氧化物半导体场效应晶体管(M0SFET，下同)结构中存在一些技术问题。例如，在美国专利6，462，376中，如图IA所示，公开了一种沟槽式M0SFET，其在终端区具有多个悬浮的沟槽栅和η+源区。在终端区，该多个η+源区120位于两个相邻的悬浮的沟槽栅111之间。这种结构会导致在漏区和源区之间产生大的泄漏电流，因为在终端区的沟道区很容易被开启，由于在漏/源反向偏置的情况下多个具有悬浮电压的P体区108和悬浮的沟槽栅111没有和η+源区短接在一起。电流会从漏区通过终端区中两个相邻的悬浮的沟槽式111之间的沟道区流至有源区中的η+源区120。如图IB所示，另一现有技术美国专利7，511，339公开了另一种沟槽式MOSFET结构，其在终端区不具有源区，但其悬浮的沟槽栅Iio的深度(TFd)小于悬浮的深P体区130的深度(Pd)。然而，从图2中击穿电压(BV)和TFd与Pd差值的关系的实验结果来看，可以看出，当TFd < Pd时随着差值(TFd-Pd)逐渐变小击穿电压明显下降，因而导致在终端区低击穿电压由于漏区和源区之间由悬浮的沟槽栅110在终端区具有较浅深度引起的不良的绝缘。当漏/源反向偏置时，悬浮的深P体区130被悬浮的深体区130的电荷消耗连接在一起，因为悬浮的沟槽栅110浅于悬浮的深P体区130。因此，电流会直接从终端区得边缘流向有源区中的源区131而不被终端区中的悬浮的沟槽栅110阻挡。此外，为了保证器件边缘的电势在切割后具有相同的电势而具有均匀的击穿电压，在沟槽式MOSFET的终端区形成了一个等势环(EPR，下同)，其围绕沟槽式MOSFET的源金属焊盘和栅金属焊盘的外围。因此，在半导体功率器件领域中，特别是对于沟槽式金属氧化物半导体场效应管的设计和制造，仍需要提供一种新型的器件结构和制造方法可以解决这些困难和设计限制。特别地，需要能在沟槽式MOSFET的终端区维持高击穿电压。
技术实现思路
本专利技术提供了一种沟槽式M0SFET，其包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，特别的是，该多个悬浮的沟槽栅的沟槽深度等于或大于围绕该悬浮的沟槽栅的体区的结深，由此来维持高击穿电压。一些优选的实施例更是显示出具有较低的栅漏电荷(Qgd)的性能。根据本专利技术的实施例，提供了一种超级结沟槽式金属氧化物半导体场效应管，包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，还包括(a)第一导电类型的衬底；(b)第一导电类型的外延层，其位于所述衬底之上，且所述外延层的多数载流子浓度低于所述衬底；(C)第一导电类型的源区，位于有源区，且靠近所述外延层的上表面，所述源区的多数载流子浓度大于所述外延层；(d)第二导电类型的第一体区，位于有源区中所述外延层中，且位于所述源区下方； (e)第二导电类型的第二体区，位于所述外延层中，且包围所述有源区的外围，所述第二体区上方不存在所述源区；(f)第一沟槽栅，位于所述有源区，被所述源区和所述第一体区包围；(g)至少一个第二沟槽栅，用于栅极连接，其被所述第二体区包围且延伸至所述第一沟槽栅，其中所述至少一个第二沟槽栅连接至一个栅极金属焊盘(gate metal pad)；(h)所述多个悬浮的沟槽栅，其平行形成于所述终端区中，并且围绕所述有源区的外围，所述多个悬浮的沟槽栅各自具有悬浮的电压并被所述第二体区包围，并且所述多个悬浮的沟槽栅的沟槽深度等于或大于所述第二体区的结深；(i) 一个等势环，位于所述终端区并且围绕所述多个悬浮的沟槽栅的外围，所述等势环包括第三沟槽栅，其通过一个等势环金属连接至第二导电类型的第三体区，其中所述第三沟槽栅具有悬浮的电压；其中(i)所述第二体区和所述第三体区都具有悬浮的电压。在一些优选的实施例中，所述的位于有源区的多个晶体管单元具有封闭的单元结构。在另一些优选的实施例中，所述的位于有源区的多个晶体管单元具有带状的单元结构。在一些优选的实施例中，所述的至少一个第二沟槽栅只存在于所述栅极金属焊盘的下方。在另一些优选的实施例中，所述的沟槽式MOSFET还包括一个栅极金属烧道(gatemetal runner),其包围所述有源区的外围并延伸至所述栅极金属焊盘,其中所述的至少一个第二沟槽栅不仅存在于所述栅极金属焊盘的下方，还存在于所述栅极金属浇道的下方。在一些优选的实施例中，所述位于终端区的多个悬浮的沟槽栅具有与所述第一沟槽栅相同的沟槽宽度和相同的沟槽深度。在另一些优选的实施例中，所述位于终端区的多个悬浮的沟槽栅具有比所述第一沟槽栅更大的沟槽宽度和更大的沟槽深度。更优选地，有一些实施例中，所述多个悬浮的沟槽栅的沟槽宽度沿向所述终端区边缘处逐渐增大。在另一些实施例中，所述多个悬浮的沟槽栅的沟槽宽度沿向所述终端区边缘处逐渐减小。在一些优选的实施例中，所述第三体区上方不存在所述源区。在一些优选的实施例中，所述等势环金属通过一个等势环金属插塞连接至所述第三沟槽栅，同时所述等势环金属通过另一个等势环金属插塞连接至所述第三体区。更优选地，在一些实施例中，所述第三体区上方存在所述源区。更优选地，在一些实施例中，所述源区具有相同的结深。在另一些实施例中，所述源区在靠近所述等势环金属插塞处比靠近沟道区处具有更大的结深和更大的多数载流子掺杂浓度。在一些优选的实施例中，所述沟槽式MOSFET还包括第一导电类型的掺杂区，其包围所述第一、第二和第三沟槽栅的底部以及包围所述多个悬浮的沟槽栅的底部，该第一导电类型的掺杂区的多数载流子浓度高于所述外延层。在一些优选的实施例中，所述第三沟槽栅的沟槽宽度大于所述多个悬浮的沟槽栅的沟槽宽度。本专利技术的一个优点是，不会在漏区和源区之间产生大的泄漏电流。本专利技术的另一个优点是，可以实现在终端区维持高的击穿电压。本专利技术的另一个优点是，一些优选地实施例表现出具有较低的栅漏电荷(Qgd)的性能。附图说明 本专利技术的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了，其中图IA示出了现有技术所揭示的一种沟槽式沟槽金属氧化物半导体场效应管的剖面图。图IB示出了现有技术所揭示的另一种沟槽式金属氧化物半导体场效应管的剖面图。图2示出了击穿电压(BV)和悬浮的沟槽栅的沟槽深度与体区的结深差值关系的实验曲线。图3示出了根据本专利技术的另一个优选实施例的剖面图。图4示出了根据本专利技术的一些在终端区具有封闭的单元结构的多个悬浮的沟槽栅的优选实施例的俯视图。图5示出了根据本专利技术的一些在终端区具有带状的单元结构的多个悬浮的沟槽栅的优选实施例的俯视图。图6示出了根据本专利技术的另一个优选实施例的剖面图。图7示出了有源区中击穿电压(BV)和第一沟槽栅的沟槽深度与有源区中第本文档来自技高网...

【技术保护点】
一种沟槽式金属氧化物半导体场效应管，包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，还包括：第一导电类型的衬底；第一导电类型的外延层，其位于所述衬底之上，且所述外延层的多数载流子浓度低于所述衬底；第一导电类型的源区，位于有源区，且靠近所述外延层的上表面，所述源区的多数载流子浓度大于所述外延层；第二导电类型的第一体区，位于有源区中所述外延层中，且位于所述源区下方；第二导电类型的第二体区，位于所述外延层中，且包围所述有源区的外围，所述第二体区上方不存在所述源区；第一沟槽栅，位于所述有源区，被所述源区和所述第一体区包围；至少一个第二沟槽栅，用于栅极连接，其被所述第二体区包围且延伸至所述第一沟槽栅，其中所述至少一个第二沟槽栅连接至一个栅极金属焊盘；所述多个悬浮的沟槽栅，其平行形成于所述终端区中，并且围绕所述有源区的外围，所述多个悬浮的沟槽栅各自具有悬浮的电压并被所述第二体区包围，并且所述多个悬浮的沟槽栅的沟槽深度等于或大于所述第二体区的结深；一个等势环，位于所述终端区并且围绕所述多个悬浮的沟槽栅的外围，所述等势环包括第三沟槽栅，其通过一个等势环金属连接至第二导电类型的第三体区，其中所述第三沟槽栅具有悬浮的电压；其中所述第二体区和所述第三体区都具有悬浮的电压。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：力士科技股份有限公司，
类型：发明
国别省市：