沟槽式金属氧化物半导体场效应管制造技术

一种沟槽式金属氧化物半导体场效应管，包括：第一导电类型的衬底；第一导电类型的外延层，位于所述的衬底的上表面，其中所述的外延层的多数载流子的浓度小于所述的衬底；多个第一栅沟槽，位于有源区，形成于所述的外延层中；第二导电类型的体区，位于所述的外延层上方；第一导电类型的源区，位于有源区，且位于所述的体区的上方；和多个沟槽式源?体接触结构，位于有源区中每两个相邻的第一栅沟槽之间，每个所述的沟槽式源?体接触结构都填充以金属插塞且延伸入所述的体区，将位于有源区的所述的源区和体区短接至源极金属，其中所述的源区位于沟道区和与其相邻的沟槽式源?体接触结构之间，而不存在于每两个相邻的沟槽式源?体接触区之间。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种沟槽式金属氧化物半导体场效应管，其在有源区中每两个相邻的栅沟槽之间具有多个沟槽式源-体接触结构，可以在降低栅电荷的同时不影响器件的雪崩特性。【专利说明】沟槽式金属氧化物半导体场效应管相关申请的交叉引用本申请案要求对于2012年10月12日提交的美国专利申请第13/650，330号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。
本专利技术主要涉及功率半导体器件的单元结构和器件构造。更具体地，本专利技术涉及具有多个沟槽式源-体接触结构的沟槽式金属氧化物半导体场效应管(trench metaloxide semiconductor field effect transistor)的新型改良的单兀结构和器件构造。
技术介绍
图1A所示为现有技术所揭示的一个N沟道沟槽式MOSFET (N-channel trenchM0SFET，下同)100，其中在有源区中每两个相邻的沟槽栅104之间，只有一个沟槽式源-体接触结构(trenched source-body contact,下同)101穿过η+源区102进入其下方的P型体区103。对于一个低压的30VN沟道沟槽式M0SFET100，当栅源电压Vgs分别为10V和4.5V时，沟道电阻Rch分别约占了漏源电阻Rds总阻值的10%到30%。因为当器件的尺寸越小时，Rds就越小，因此当Vgs为4.5V时，沟道电阻Rch的作用就非常明显。目前，当单元密度约为500M/in2时,利用0.18um工艺和鹤插塞技术可以实现最小1.0um的器件尺寸。然而，当电压高于100V时，中高压器件的应用多为Vgs为IOVJP Rch占了 Rds的10%左右。对于如图1A所示的沟槽式M0SFET，Rds方面没有过多的改善反而在高单元密度时栅电荷(gate charge)明显增高。另一个现有技术美国专利号为8，049, 273的专利公开了一种沟槽式M0SFET110，如图1B所示，其在每两个相邻的沟槽栅中具有多个沟槽式源-体接触结构111以改善在开关变换器中的峰值感应电压。然而，其η+源区112不仅仅靠近沟道区，而且还位于所述的多个沟槽式源-体接触结构111之间，这种结构会因为出现两个多余的寄生η+/Ρ/Ν+ 二极管而导致具有较差的雪崩特性。因此，在半导体功率器件领域中，特别是对于沟槽式MOSFET的设计和制造，仍需要提供一种新型的器件结构和制造方法可以解决上述现有技术具有的困难和设计限制。
技术实现思路
本专利技术提供了一种沟槽式M0SFET，其具有多个沟槽式源-体接触结构，可以在有效降低栅电荷的同时增强器件的UIS(Unclamped Inductance Switching)电流以改善雪崩特性。根据本专利技术的实施例，提供了一种沟槽式金属氧化物半导体场效应管，包括:(a)第一导电类型的衬底；(b)第一导电类型的外延层，位于所述的衬底的上表面，其中所述的外延层的多数载流子的浓度小于所述的衬底；(C)多个第一栅沟槽，位于有源区，形成于所述的外延层中；(d)第二导电类型的体区，位于所述的外延层上方；(e)第一导电类型的源区，位于有源区，且位于所述的体区的上方；和(f)多个沟槽式源-体接触结构，位于有源区中每两个相邻的第一栅沟槽之间，每个所述的沟槽式源-体接触结构都填充以金属插塞且延伸入所述的体区，将位于有源区的所述的源区和体区短接至源极金属，其中所述的源区位于沟道区和与其相邻的沟槽式源-体接触结构之间，而不存在于每两个相邻的沟槽式源-体接触区之间。在一些优选的实施例中，还包括第二导电类型的体接触区，其位于所述的体区中，且至少包围每个所述的沟槽式源-体接触结构的底部，其中所述的体接触区的多数载流子浓度大于所述的体区。在一些优选的实施例中，其中所述的金属插塞为钨插塞，且衬有一层Ti/TiN或Ta/TiN或Co/TiN作为势垒层。在一些优选的实施例中，还包括一个靠近所述的有源区的沟槽式体接触结构，其填充以所述的金属插塞，并延伸入靠近有源区的体区中，将该体区短接至源极金属。在一些优选的实施例中，还包括一个位于栅接触区的第二栅沟槽，其宽度大于或等于所述的第一栅沟槽，且具有与第一栅沟槽相同的填充结构。在一些优选的实施例中，其中所述的第一栅沟槽包括一个衬有栅极氧化层的单电极，其中所述的栅极氧化层沿所述单电极的侧壁的厚度等于或大于沿其底部的厚度。在另一些优选的实施例中，其中所述的栅极氧化层沿所述单电极的底部的厚度大于沿其侧壁的厚度。更优选地，其中所述的单电极的上表面高于所述的外延层的上表面。在一些优选的实施例中，其中所述的第一栅沟槽填充以双电极结构，其包括一个位于下方的屏蔽电极和一个位于上方的栅电极，其中所述的屏蔽电极由一层栅极绝缘层包围，所述的栅电极的侧壁衬有栅极氧化层，并且所述的屏蔽电极和所述的栅电极之间由一层绝缘间层所绝缘。更优选地，还包括一个屏蔽栅沟槽，其填充以一个单屏蔽电极且经由一个沟槽式屏蔽电极接触结构而短接至所述的源极金属。【专利附图】【附图说明】本专利技术的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了，其中:图1A示出了现有技术所揭示的一种沟槽式MOSFET的剖面图。图1B示出了现有技术所揭示的另一种沟槽式MOSFET的3D视图。图2示出了根据本专利技术的一个优选实施例的剖面图。图3示出了根据本专利技术的另一个优选实施例的剖面图。图4示出了根据本专利技术的另一个优选实施例的剖面图。图5示出了根据本专利技术的另一个优选实施例的剖面图。图6示出了根据本专利技术的另一个优选实施例的剖面图。【具体实施方式】下面参照附图更详细地说明本专利技术，其中示出了本专利技术的优选实施例。本专利技术可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本专利技术的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本专利技术中的方向术语只是用于描述而不能被视为对本专利技术的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本专利技术的真正精神和范围内。因此，以下的详细描述不能被视为对本专利技术的限制，本专利技术的涵盖范围由附后的权利要求界定。应该理解的是，本专利技术中所描述的各个优选实施例的专利技术特征可以相互结合，有特别说明的除外。图2所示的是根据本专利技术的一个优选的实施例，其中N沟道沟槽式M0SFET200形成于一个N-外延层201中(本专利技术的导电类型并不用于限制作用，也可以是P沟道沟槽式MOSFET形成在位于P+衬底之上的P-外延层中)，该N-外延层201位于一个N+衬底202之上，其中该N+衬底202的下表面覆盖有金属层作为漏极金属203，该金属层优选地为Ti/Ni/Ag。在N-外延层201中，包括多个位于有源区的第一栅沟槽204和至少一个位于栅接触区的第二栅沟槽204’，其中所述的第二栅沟槽204’的沟槽宽度优选地大于所述的第一栅沟槽204的沟槽宽度。每个所述的第一栅沟槽204和第二栅沟槽204’都衬有一层栅本文档来自技高网...

【技术保护点】
一种沟槽式金属氧化物半导体场效应管，包括：第一导电类型的衬底；第一导电类型的外延层，位于所述的衬底的上表面，其中所述的外延层的多数载流子的浓度小于所述的衬底；多个第一栅沟槽，位于有源区，形成于所述的外延层中；第二导电类型的体区，位于所述的外延层上方；第一导电类型的源区，位于有源区，且位于所述的体区的上方；和多个沟槽式源?体接触结构，位于有源区中每两个相邻的第一栅沟槽之间，每个所述的沟槽式源?体接触结构都填充以金属插塞且延伸入所述的体区，将位于有源区的所述的源区和体区短接至源极金属，其中所述的源区位于沟道区和与其相邻的沟槽式源?体接触结构之间，而不存在于每两个相邻的沟槽式源?体接触区之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：力士科技股份有限公司，
类型：发明
国别省市：