超结沟槽式金属氧化物半导体场效应晶体管及其制备方法技术

本发明专利技术公开了一种用于高压器件的超结沟槽式金属氧化物半导体场效应晶体管。在该超结沟槽式金属氧化物半导体场效应晶体管的每个单元中，超结结构包括第一导电类型的第一柱状掺杂区，其位于一对第二导电类型的第二柱状掺杂区之间，该第二柱状掺杂区邻近一对具有埋式空洞的深沟槽的侧壁。同时，该所述每个单元的一对所述的深沟槽之间，还包括至少一个沟槽栅和多个沟槽式源-体接触结构。

【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种用于高压器件的超结沟槽式金属氧化物半导体场效应晶体管。在该超结沟槽式金属氧化物半导体场效应晶体管的每个单元中，超结结构包括第一导电类型的第一柱状掺杂区，其位于一对第二导电类型的第二柱状掺杂区之间，该第二柱状掺杂区邻近一对具有埋式空洞的深沟槽的侧壁。同时，该所述每个单元的一对所述的深沟槽之间，还包括至少一个沟槽栅和多个沟槽式源-体接触结构。【专利说明】相关申请的交叉引用本申请案要求对于2013年I月28日提交的美国专利申请第13/751,458号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。
本专利技术主要涉及功率半导体器件的单元结构，器件构造和制造工艺。更具体地，本专利技术涉及超结沟槽式金属氧化物半导体场效应晶体管(M0SFET，下同)的新型改良的单元结构，器件构造和制造工艺。
技术介绍
与传统沟槽式MOSFET相比，超结沟槽式MOSFET(super-junction trench MOSFET,下同)由于其具有较高的击穿电压和较低的漏源电阻Rds而更具吸引力。众所周知，超结沟槽式MOSFET是通过将重掺杂衬底上的P型柱状结构和η型柱状结构平行排列并相互连接实现的，然而，其制造良品率不稳定，这是由于超结沟槽式MOSFET对于制造工艺和条件非常敏感，例如:Ρ型柱状结构掺杂物和η型柱状结构掺杂物由后续热处理工艺引起的再扩散问题；位于柱状结构内的陷阱电荷等等。这些都会导致超结沟槽式MOSFET处于电荷不平衡的危险状态。更具体地，这些不希望有的影响在小于200V的较低偏压下随着柱状结构宽度变窄而更为显著。美国专利号为U.S.7，601, 597的现有技术公开了一种能够避免上述P型柱状结构掺杂物和η型柱状结构掺杂物再扩散问题的方法，例如在如图1A所示的N沟道沟槽式MOSFET中，在所有的扩散工艺完成后再形成P型柱状结构，这些扩散工艺包括:沟槽刻蚀后的牺牲氧化，栅氧化，P体区形成和η+源区形成等等。然而，这个现有技术公开的方法并不实用，因为，第一，P型柱状结构是通过在η型外延层中刻蚀的深沟槽中额外生长一层P型外延层形成的；第二，在P型外延层生长之后需要额外进行化学机械抛光用于表面平坦化；第三，需要进行两次沟槽刻蚀(一次浅沟槽用于形成沟槽栅，另一次深沟槽用于形成P型柱状结构)，所有这些增加的成本不利于大规模生产。而且，其他因素诸如:由位于柱状结构内的陷阱电荷引起的电荷不平衡问题仍没有解决。现有技术(论文“ Industrialization of Resurf stepped oxide technologyfor Power Transistor，，，M.A.Gajda 等著，和论文 “Tunable Oxide-Bypassed TrenchGate MOSFET Breaking the Ideal Super-junction MOSFET Performance Line at EqualColumn Width”,Xin Yant等著)公开了用于解决上面讨论的由传统超结沟槽式MOSFET引起的技术限制的器件结构，如图1B和图1C所示。图1B和图1C中的器件结构都可以获得相对传统超结沟槽式MOSFET较低的漏源电阻Rds和较高的击穿电压，因为图1B和图1C中的每个外延层的掺杂浓度都高于传统的超结沟槽式M0SFET。再如图1B和图1C中所示，两种器件结构都具有深沟槽，同时一层厚氧化层沿着深沟槽的侧壁和底部延伸进入漂移区。唯一的区别是，图1B中的器件结构具有单层外延层(NEpi，如图1B所示)而图1C中的器件结构具有双层外延层(Epil和Epi2，如图1C所示，位于重掺杂衬底上的外延层Epil的掺杂浓度低于沟道区附近的外延层Epi2)。由于P型柱状结构掺杂物和η型柱状结构掺杂物的相互扩散，图1B和图1C中的器件结构都不存在电荷不平衡问题，解决了由传统超结沟槽式MOSFET引起的技术限制，然而，只有当偏置电压低于200V时，图1B和图1C中器件结构相对于传统超结沟槽式MOSFET才具有优势，这意味着，当偏置电压高于200V时，传统超结沟槽式MOSFET反而具有较低的漏源电阻Rds这个优势。因此，在半导体功率器件领域，特别是超结沟槽式MOSFET设计和制造领域，仍需要提供一种新型的单元结构和器件构造来解决上述难题和设计限制。
技术实现思路
本专利技术提供了一种超结沟槽式M0SFET，通过调整氧化层的厚度以减小电荷不平衡，陷阱电荷等的影响，可以自由地优化器件性能和提高制造能力。而且，仅需要单层外延层，比现有技术有更好的成本效益。此外，本专利技术还提供了在单元结构具有多个沟槽栅和有埋式空洞(buried voids)的深沟槽的器件结构。根据本专利技术的一个实施例，本专利技术提供了一种超结沟槽式M0SFET，其包括多个单元，每个单元包括:衬底，其为第一导电类型；外延层，其为所述的第一导电类型，位于所述的衬底上，所述的外延层的掺杂浓度低于所述的衬底；一对深沟槽，其填充以介电材料，从所述的外延层的上表面开始向下延伸入所述的外延层，每个所述的深沟槽包括一个位于介电材料内的埋式空洞；台面，其位于所述的一对深沟槽之间；第一柱状掺杂区，其为所述的第一导电类型，位于台面内；一对第二柱状掺杂区，其为第二导电类型，位于所述的台面内并邻近所述的深沟槽的侧壁，围绕并平行于所述的第一柱状掺杂区；体区，其为所述的第二导电类型，位于所述的台面内并覆盖所述的第一柱状掺杂区和第二柱状掺杂区的上表面；至少一个沟槽栅，其填充以掺杂的多晶硅层并衬以栅氧化层，从所述的台面的上表面开始延伸，穿过所述的体区并延伸入所述的第一柱状掺杂区；多个沟槽式源-体接触结构，其位于所述的台面内，每个所述的沟槽式源-体接触结构填充以接触金属插塞，穿过一层接触夹层并延伸入所述的体区；源区，其为所述的第一导电类型，靠近所述的体区的上表面，位于每个沟槽栅的上部分侧壁和邻近的沟槽式源-体接触结构的侧壁之间，其中所述的源区的掺杂浓度高于所述的外延层。根据本专利技术的实施例的超结沟槽式MOSFET进一步包括用于栅连接的沟槽栅，其通过一个沟槽式栅接触结构连接至栅金属，其中所述的用于栅连接的沟槽栅穿过所述的体区并延伸入所述的第一柱状掺杂区而没有被所述的源区围绕。根据本专利技术的一些优选的实施例，所述的超结沟槽式MOSFET进一步包括终端区，其包括多个第二导电类型的保护环结构(guard rings)。根据本专利技术的一些优选的实施例，其中每个所述的深沟槽的沟槽底部都位于衬底上方并低于每个所述的第一柱状掺杂区和第二柱状掺杂区的底面；在另一些优选的实施例中，每个所述的深沟槽的沟槽底部进一步延伸入所述的衬底，且每个所述的第一柱状掺杂区和第二柱状掺杂区的底面接触到所述的衬底。根据本专利技术的一些优选的实施例，在每个单元中仅包括一个沟槽栅；在另一些优选的实施例中，在每个单元中包括多个沟槽栅用于降低沟道电阻并进一步降低漏源电阻Rds,同时增大电容并进一步提高静电放电能力。根据本专利技术的一些优选的实施例，衬在所述的掺杂的多晶硅层上的栅氧化层沿着沟槽栅的底部的厚度等于或小于沿着沟槽栅侧壁的厚度；在另一些优选的实施例中，衬在所述的掺杂的多晶硅层上的栅氧化层沿着沟槽栅底部的厚度大于沿着沟槽栅本文档来自技高网...

【技术保护点】
一种超结沟槽式金属氧化物半导体场效应晶体管，其特征在于，包括位于有源区的多个单元，每个单元所述包括：衬底，其为第一导电类型；外延层，其为所述的第一导电类型，生长在所述的衬底上，所述的外延层的掺杂浓度低于所述的衬底；一对深沟槽，其填充以介电材料，从所述的外延层的上表面开始向下延伸入所述的外延层，每个所述的深沟槽包括一个位于所述的介电材料中的埋式空洞；台面，其位于所述的一对深沟槽之间；第一柱状掺杂区，其为所述的第一导电类型，具有柱形形状，位于每个所述的台面内；一对第二柱状掺杂区，其为第二导电类型，具有柱形形状，邻近所述的一对深沟槽的侧壁并位于所述的台面内，围绕并平行于所述的第一柱状掺杂区；体区，其为所述的第二导电类型，位于所述的一对深沟槽之间的所述的台面中，覆盖所述的第一柱状掺杂区和第二柱状掺杂区的上表面；至少一个沟槽栅，其填充以衬有栅氧化层的掺杂的多晶硅层，从所述的外延层的上表面开始向下穿过所述的体区并延伸入位于所述的台面中的所述的第一柱状掺杂区；多个沟槽式源‑体接触结构，每个所述的沟槽式源‑体接触结构填充以接触金属插塞延伸入位于所述的台面中的所述的体区；和源区，其为所述的第一导电类型，位于所述的沟槽栅和邻近的沟槽式源‑体接触结构，且围绕每个所述的沟槽栅的上部分侧壁。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：谢福渊，
申请(专利权)人：力士科技股份有限公司，
类型：发明
国别省市：中国台湾;71