本发明专利技术提供了一种半导体结构，该结构包括衬底、源区绝缘塞、漏区凹槽、半导体基体、栅极堆叠、侧墙、源区、漏区，其中所述栅极堆叠位于所述半导体基体之上，所述侧墙位于所述栅极堆叠的侧壁上，所述源区、漏区嵌于所述半导体基体中，并分别位于所述栅极堆叠的两侧，所述源区绝缘塞和漏区凹槽嵌于所述衬底之中，分别靠近所述源区和漏区，所述源区绝缘塞和漏区凹槽在所述半导体基体下方至少有一部分相连，所述半导体基体夹嵌于所述源区绝缘塞和漏区凹槽之间。相应地，本发明专利技术还提供了一种半导体结构的制造方法。利于提高器件性能，抑制短沟效应，提高器件按比例缩小的能力，并降低成本，简化工艺。
【技术实现步骤摘要】
本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题。绝缘体上娃SOI (Silicon on Insulator)是集成电路进入深亚微米和纳米级后能突破娃材料和娃基集成电路限制的新型集成电路技术。SOI器件有源区位于绝缘层上的硅膜内，完整的介质隔离可以避免体硅器件中存在的大部分寄生效应，因而SOI器件与体硅相比具有亚阈值斜率较陡；跨导和电流驱动能力较高；易于形成浅结和全介质隔离；抗辐照能力；较好地抑制短沟道效应；无闩锁效应；源/漏寄生电容小；低电压、低功耗等特性，已成为深亚微米及纳 米级MOS器件的优选结构。主流的SOI硅片制造技术包括注氧隔离、键合再减薄、键合和注入相结合及外延层转移等。SOI硅片制造的重点在于形成器件层，由于注入、减薄、外延等工艺在一定程度上都会在器件硅层中引入缺陷，影响其上的半导体器件的性能，而且从成本上讲，SOI硅片要远高于普通硅片，这都是导致SOI硅片一般多用于抗辐照、高温、高压、低功耗等专用或高端产品领域应用，而未能大规模广泛用于半导体器件制作的重要原因。SON (Silicon on Nothing)是一项由法国CEA-Leti和ST意法半导体公司为90nm及其以下技术节点的CMOS制程发展起来的高级技术，SON通过“空腔”结构在沟道下形成局域的绝缘体上硅，所述空腔可以是空气间隙或是氧化物填充。与SOI器件相比，空腔结构的介电常数显著减小，大大减小了埋氧层二维电场效应的影响，DIBL效应可以大大降低，而且可以通过控制硅膜厚度和空腔高度，得到很好的短沟特性，获得较为陡直的亚阈值斜率，同时可以改善SOI器件的自加热效应，以及可以采用体硅代替较昂贵的SOI片作为原始晶片，被认为是代替SOI技术的一个首选结构。应变硅技术是提高MOS晶体管速度的有效途径，它可以改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS晶体管源/漏的串联电阻，弥补一些不良效应，如沟道高掺杂引起库伦作用更显著，以及栅介质变薄引起有效电场强度提高和界面散射增强等因素带来的迁移率退化。目前，应变硅技术已广泛用于90nm及其以下的技术节点，成为延续摩尔定律的重要技术手段。
技术实现思路
本专利技术旨在至少解决上述技术缺陷，提供一种新的非对称源/漏的半导体器件结构及其制造方法，降低成本，简化工艺步骤，同时结合应变硅技术，提高半导体器件的性能。为达上述目的，本专利技术提供了一种半导体结构，该结构包括衬底、源区绝缘塞、漏区凹槽、半导体基体、栅极堆叠、侧墙、源区、漏区，其中所述栅极堆叠位于所述半导体基体之上；所述侧墙位于所述栅极堆叠的侧壁上；所述源区、漏区嵌于所述半导体基体中，井分别位于所述栅极堆叠的两侧；所述源区绝缘塞和漏区凹槽嵌于所述衬底之中，井分别靠近所述源区和漏区，所述源区绝缘塞和漏区凹槽在所述半导体基体下方至少有一部分相连；所述半导体基体夹嵌于所述源区绝缘塞和漏区凹槽之间，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体两侧与所述衬底相连。其中，对于NMOS器件，所述源区绝缘塞具有压应カ；对于PMOS器件，所述源区绝缘塞具有拉应力。 相应地，本专利技术还提供了一种半导体结构的制造方法，该方法包括(a)提供衬底，在所述衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙；(b)在所述栅极堆叠两侧的衬底上形成第一凹槽和第二凹槽，腐蚀所述栅极堆叠两侧的第一凹槽和第二凹槽，使其穿通相连，跨接在所述第一凹槽和第二凹槽上的衬底部分形成半导体基体；(C)形成源/漏区和源/漏区绝缘塞；(d)刻蚀漏区绝缘塞，形成漏区凹槽。其中，步骤(C)中，所述源/漏区绝缘塞可以在形成所述源/漏区之前制作，也可以在形成所述源/漏区之后制作。形成所述第一凹槽和第二凹槽的方法为在所述衬底和栅极堆叠上形成掩膜层；在所述掩膜层上覆盖ー层光刻胶，通过曝光显影在光刻胶上形成开ロ，所述开ロ位于所述栅极堆叠的两侧；刻蚀所述开口中的掩膜层，去掉所述光刻胶；刻蚀所述衬底，在栅极堆叠的两侧形成第一凹槽和第二凹槽。其中，在步骤(C)中形成源/漏区的步骤包括刻蚀部分所述侧墙，暴露部分所述半导体基体；进行离子注入或扩散，形成源/漏区。其中，在所述步骤(C)中形成源/漏区的步骤还可以包括进行外延，在所述半导体基体以及所述空腔的侧壁上形成外延层；进行离子注入或扩散，在所述半导体基体上形成源/漏区。在所述步骤(C)中形成源/漏区的步骤还可以包括进行原位掺杂外延，在所述半导体基体以及所述空腔的侧壁上形成外延层，在所述半导体基体上形成源/漏区。采用本专利技术提供的半导体结构及其制造方法，采用常用的半导体刻蚀エ艺，在普通晶片上即可制造出非対称源/漏的S0I/S0N器件结构，极大地简化了エ艺，降低了成本。另外，源区填充绝缘应カ材料，可以提高载流子的迁移率，漏区凹槽有利于减小柵-漏电容，可以提闻晶体管的速度，进一步提闻器件性能。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中图I是根据本专利技术的半导体结构的制造方法的ー个具体实施方式的流程图；图2至图14为根据图I示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过參考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本 专利技术。此外，本专利技术可以在不同例子中重复參考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的エ艺和材料的例子，但是本领域普通技术人员可以意识到其他エ艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。下面首先对本专利技术提供的半导体结构进行概述，请參考图14。该结构包括衬底100、源区绝缘塞430、漏区凹槽420、半导体基体250、栅极堆叠、侧墙230、源区510、漏区520，其中所述栅极堆叠位于所述半导体基体250之上；所述侧墙230位于所述栅极堆叠的侧壁上；所述源区510、漏区520嵌于所述半导体基体250中，井分别位于所述栅极堆叠的两侧；所述源区绝缘塞430和漏区凹槽420嵌于所述衬底100之中，井分别靠近所述源区510和漏区520，且所述源区绝缘塞430和漏区凹槽420局部相接将所述半导体基体250与所述衬底100相隔尚；所述半导体基体250夹嵌于所述源区绝缘塞430和漏区凹槽420之间，在沿栅极长度的方向上，所述半导体基体250中间的厚度大于其两侧的厚度，在沿栅极宽度的方本文档来自技高网...
【技术保护点】
一种半导体结构，该结构包括衬底、源区绝缘塞、漏区凹槽、半导体基体、栅极堆叠、侧墙、源区、漏区，其中：所述栅极堆叠位于所述半导体基体之上；所述侧墙位于所述栅极堆叠的侧壁上；所述源区、漏区嵌于所述半导体基体中，并分别位于所述栅极堆叠的两侧；所述源区绝缘塞和漏区凹槽嵌于所述衬底之中，分别靠近所述源区和漏区，所述源区绝缘塞和漏区凹槽在所述半导体基体下方至少有一部分相连；所述半导体基体夹嵌于所述源区绝缘塞和漏区凹槽之间。
【技术特征摘要】
【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：
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