MOSFET及其制造方法技术

本申请公开了一种MOSFET及其制造方法，其中所述MOSFET包括，SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅和补偿注入区，所述背栅嵌于所述半导体衬底中，所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的掺杂类型与所述补偿注入区的掺杂类型相反。该MOSFET可以通过改变背栅中的掺杂类型和/或掺杂分布而实现对阈值电压的调节。

【技术实现步骤摘要】

本专利技术涉及ー种MOSFET及其制造方法，更具体地，涉及ー种具有背栅的MOSFET及其制造方法。
技术介绍
集成电路技术的ー个重要发展方向是金属氧化物半导体场效应晶体管(MOSFET)的尺寸按比例縮小，以提高集成度和降低制造成本。然而，众所周知的是随着MOSFET的尺寸减小会产生短沟道效应。随着MOSFET的尺寸按比例縮小，栅极的有效长度减小，使得实际上由栅极电压控制的耗尽层电荷的比例減少，从而阈值电压随沟道长度减小而下降。在MOSFET中，一方面希望提高器件的阈值电压以抑制短沟道效应，另一方面也可能希望减小器件的阈值电压以降低功耗，例如在低电压供电应用、或同时使用P型和N型MOSFET的应用中。 沟道掺杂是调节阈值电压的已知方法。然而，如果通过增加沟道区的杂质浓度来提高器件的阈值电压，则载流子的迁移率变小，引起器件性能变劣。并且，沟道区中高掺杂的离子可能与源区和漏区和沟道区邻接区域的离子中和，使得所述邻接区域的离子浓度降低，引起器件电阻増大。Yan 等人在"Scaling the Si MOSFET : From bulk to SOI to bulk" , IEEETrans. Elect. Dev.，Vol. 39, p. 1704，1992 年 7 月中提出，在 SOI MOSFET 中，通过在绝缘埋层的下方设置接地面(即接地的背柵)抑制短沟道效应。然而，上述具有接地的背栅的SOI MOSFET仍然不能够满足器件在不断减小的沟道长度的情形下对阈值电压的要求。因此，仍然期望在不提高沟道中的掺杂浓度的情形下以可控的方式调节器件的阈值电压，而且不会劣化器件的性能。
技术实现思路
本专利技术的目的是提供ー种利用背栅调节阈值电压的M0SFET。根据本专利技术的一方面，提供一种M0SFET,包括SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上； 栅叠层，所述栅叠层位于半导体层上，所述栅叠层包括栅介质层和栅极导体，所述栅极导体位于所述栅介质层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括背栅和补偿注入区，所述背栅嵌于所述半导体衬底中，所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的掺杂类型与所述补偿注入区的掺杂类型相反。根据本专利技术的另一方面，提供一种制造MOSFET的方法，包括a)提供SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；b)在所述半导体层上形成假栅；c)执行第一离子注入，以形成背栅，所述背栅嵌于所述半导体衬底中且邻接于所述绝缘埋层；d)执行第二离子注入，在所述半导体层中形成源区和漏区；e)去除所述假栅以形成栅极开ロ ； f)穿过所述栅极开ロ，执行第三离子注入，以形成补偿注入区，所述补偿注入区嵌于所述背栅中；g)在所述栅极开ロ中形成栅叠层；其中，在第一次离子注入与第三次离子注入中使用的掺杂剂的掺杂类型相反。在本专利技术的MOSFET中，在半导体衬底中形成了背栅和补偿注入区。在向背栅和补偿注入区施加偏置电压时，产生的偏置电场穿过绝缘埋层作用在沟道上。通过形成所述补偿注入区，且使所述补偿注入区的掺杂类型与所述背栅的掺杂类型相反，利于利用所述补偿注入区调节所述背栅的掺杂情况(如使所述背栅中与所述补偿注入区的重合部分的掺杂浓度降低)，利于灵活调节器件的阈值电压。按照本专利技术提供的方法，在形成栅极开ロ后，通过在所述栅极开口中进ー步形成至少覆盖所述栅极开ロ的侧壁的所述侧墙以减小所述栅极开ロ的宽度，再经由宽度减小的所述栅极开ロ进行与第一离子注入中使用的掺杂剂掺杂类型相反的第三次离子注入，以形成补偿注入区，利于利用所述补偿注入区调节所述背栅的掺杂情况(如，在所述侧墙覆盖所述栅极开ロ的侧壁而暴露所述栅极开ロ的底壁时，形成的补偿注入区使所述背栅中与宽度减小的所述栅极开ロ自对准的部分的掺杂浓度降低；而在所述侧墙覆盖所述栅极开ロ的侧壁和底壁时，所述背栅中与宽度减小的所述栅极开ロ自对准的部分的掺杂情况可以不变，也可以由于形成补偿注入区，而使所述背栅中与宽度减小的所述栅极开ロ自对准的部分的掺杂浓度降低，只是降低的程度与暴露底壁时相比较轻)，利于灵活调节器件的阈值电压。附图说明图I至9示意性地示出了根据本专利技术的制造MOSFET的方法的各个阶段的截面图。具体实施例方式以下将參照附图更详细地描述本专利技术。在各个附图中，为了清楚起见，附图中的各个部分没有按比例绘制。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技木，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，半导体器件中的各个部分可以由本领域的技术人员公知的材料构成。在本申请中，术语“半导体结构”指在经历制造半导体器件的各个步骤后形成的半导体衬底和在半导体衬底上已经形成的所有层或区域。根据本专利技术的优选实施例，执行图I至9所示的制造MOSFET的以下步骤。參见图1，作为初始结构的半导体衬底是常规的SOI晶片，从下至上依次包括半导体衬底11、绝缘埋层12和半导体层13。半导体层13的厚度例如约为5nm-20nm，如10nm、15nm,并且，绝缘埋层12的厚度例如约为5nm-30nm,如10nm、15nm、20nm或25nm。其中所述绝缘埋层12可以是氧化物埋层、氮氧化物埋层或其他的绝缘埋层。半导体衬底11可被用于提供MOSFET的背栅。半导体衬底11材料可为体硅、或SiGe,Ge等IV族半导体材料、或III族-V族化合物半导体(如，神化镓)材料。半导体层13例如由选自IV族半导体(如，硅、锗或硅锗)或III族-V族化合物半导体(如，神化镓)的半导体材料组成，本实施例中，半导体层13可为单晶Si或SiGe。半导体层13将用于提供MOSFET的源区和漏区以及沟道区。 形成SOI晶片的エ艺是已知的。例如，可以使用SmartCut (称为“智能剥离”或“智能切割”)方法，包括将分别包含通过热氧化或沉积形成的氧化物表面层的两个晶片彼此键合，其中，两个晶片之一已经进行氢注入，从而在氧化物表面层以下的一定深度的硅本体内形成氢注入区域，然后，在压力、温度升高等情况下氢注入区域转变成微空腔层，从而有利于使微空腔层两边的部分分离，剥离后包含键合的氧化物表面层的部分作为SOI晶片来使用。通过控制热氧化或沉积的エ艺參数，可以改变SOI晶片的绝缘埋层的厚度。通过控制氢注入的能量，可以改变SOI晶片中包含的半导体层的厚度。然后，执行图案化操作，以在半导体层13中形成沟槽，并在其中填充绝缘材料，从而形成隔离区(STI) 14，以限定MOSFET的有源区，如图2所示。该图案化操作可以包括以下步骤通过包含曝光和显影的光刻エ艺，在半导体层13上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过其中使用蚀刻剂溶液的湿法蚀刻，去除半导体层13的暴露部分，该蚀刻步骤停止在绝缘埋层12的顶部；通过在溶剂中溶解或本文档来自技高网...

【技术保护点】
一种MOSFET，包括，SOI晶片，所述SOI晶片包括半导体衬底、绝缘埋层和半导体层，所述绝缘埋层位于所述半导体衬底上，所述半导体层位于所述绝缘埋层上；栅叠层，所述栅叠层位于半导体层上；源区和漏区，所述源区和漏区嵌于所述半导体层中且位于所述栅堆叠两侧；沟道区，嵌于所述半导体层中且夹在所述源区和漏区之间；其中，所述MOSFET还包括：背栅和补偿注入区，所述背栅嵌于所述半导体衬底中，所述补偿注入区位于所述沟道区下方且嵌于所述背栅中，所述背栅的掺杂类型与所述补偿注入区的掺杂类型相反。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，许淼，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：