一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中所述栅极堆叠位于所述半导体基体之上，所述侧墙位于所述栅极堆叠的侧壁上，所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧，所述空腔嵌于所述衬底中，所述半导体基体悬置所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体与所述衬底相连，所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。相应地，本发明专利技术还提供了一种半导体结构的制造方法。利于抑制短沟效应，提高器件性能，并降低成本，简化工艺。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。为了改善短沟道效应，超陡倒掺杂阱(SSRW)被引入到半导体场效应器件中。超陡 倒掺杂阱具有低高低(或低高)的沟道掺杂分布，沟道表面区域维持低掺杂浓度，通过离子注入等合适的方法在沟道表面以下的区域内形成高掺杂区，减小源/漏区耗尽层宽度，避免源漏穿通、阈值电压增加导致漏电流增大等短沟道效应。在MOS管结构上,绝缘体上娃SOI (Silicon on Insulator)结构因能很好地抑制短沟效应，提高器件按比例缩小的能力，已成为深亚微米及纳米级MOS器件的优选结构。随着SOI技术的不断发展,在现有技术文献“Silicon-on-Nothing-an InnovativeProcess for Advanced CMOS” (IEEE 电子器件会刊，第 147 卷 2000 年第 11 期)中，Malgorzata Jurcazak, Thomas Skotnicki, Μ· Paoli 等人提出了一种将沟道区制备在空腔上的新型SOI器件-SON(Silicon on Nothing)器件结构。SON (Silicon on Nothing)是一项由法国CEA-Leti和ST意法半导体公司为90nm及其以下技术节点的CMOS制程发展起来的高级技术，SON通过“空腔”结构在沟道下形成局域的绝缘体上硅，所述空腔可以是空气间隙或是氧化物填充。与SOI器件相比，空腔结构的介电常数显著减小，大大减小了埋氧层二维电场效应的影响，DIBL效应可以大大降低，而且可以通过控制硅膜厚度和空腔高度，得到很好的短沟特性，获得较为陡直的亚阈值斜率，同时可以改善SOI器件的自加热效应，以及可以采用体硅代替较昂贵的SOI片作为原始晶片，被认为是代替SOI技术的一个首选结构。制备SON器件最关键的问题是如何制备空腔层。SON结构提出之初，采用的是外延SiGe牺牲层工艺。后续又有文献报道了用氦(He)离子注入附加退火或氢-氦(H-He)离子联合注入附加退火的方法制备SON器件。外延SiGe牺牲层工艺增加了器件制作的工艺步骤，同时增加了工艺的复杂度；而随着器件特征尺寸的缩小，对器件超浅结深的要求也使得离子注入成为一个难题，现有技术要真正用到目前的超大规模集成电路制造工艺中还面临着许多挑战。如何在SON器件中应用超陡倒掺杂阱，进一步抑制短沟道效应，提高器件的性能，也还有许多技术难题待解决
技术实现思路
本专利技术旨在至少解决上述技术缺陷，提供一种半导体器件结构及其制造方法，降低成本，简化工艺步骤，同时结合超陡倒掺杂阱技术，减小短沟道效应，提高半导体器件的性能。为达上述目的，本专利技术提供了一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中所述栅极堆叠位于所述半导体基体之上；所述侧墙位于所述栅极堆叠的侧壁上；所述源/漏区嵌于所述半导体基体中，位于所述栅极堆叠的两侧；所述空腔嵌于所述衬底中； 所述半导体基体悬置于所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体两侧与所述衬底相连；所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。其中，所述半导体辅助基体层的掺杂浓度为5X1018 5X1019cm_3，其厚度为10 20nm。对于PM0S，所述半导体辅助基体层的掺杂类型为N型；对于NM0S，所述半导体辅助基体层的掺杂类型为P型。相应地，本专利技术还提供了一种半导体结构的制造方法，该方法包括(a)提供衬底，在所述衬底上形成栅极堆叠，在所述栅极堆叠的侧壁形成侧墙；(b)在所述栅极堆叠两侧的衬底上形成凹槽，湿法腐蚀所述栅极堆叠两侧的凹槽，使其穿通，形成空腔，悬置在所述空腔上的衬底部分形成半导体基体；(C)在所述半导体基体的侧壁上形成半导体辅助基体层；(d)形成源/漏区。其中，形成所述凹槽的方法为在所述衬底和栅极堆叠上形成掩膜层；在所述掩膜层上覆盖一层光刻胶，通过曝光显影在光刻胶上形成开口，所述开口位于所述栅极堆叠的两侧；刻蚀所述开口中的掩膜层，去掉所述光刻胶；刻蚀所述衬底，在栅极堆叠的两侧形成凹槽。根据本专利技术提供的半导体结构及其制造方法，采用常用的半导体刻蚀工艺，在普通晶片上即可制造出SON(silicon-on-nothing)器件结构，极大地简化了工艺，降低了成本，提高了效率。同时，通过在半导体器件中形成超陡倒掺杂阱结构，抑制短沟道效应，进一步提闻半导体器件的性能。附图说明本专利技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中图I是根据本专利技术的半导体结构的制造方法的一个具体实施方式的流程图；图2至图9为根据图I示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。下面首先对本专利技术提供的半导体结构进行概述，请参考图9。该半导体结构包括 衬底100、半导体基体250、半导体辅助基体层260、空腔410、栅极堆叠、侧墙230、源/漏区500，其中所述栅极堆叠位于所述半导体基体250之上；所述侧墙230位于所述栅极堆叠的侧壁上；所述源/漏区500嵌于所述半导体基体250中，位于所述栅极堆叠的两侧；所述空腔410嵌于所述衬底100中；所述半导体基体250悬置于所述空腔410上方，在沿栅极长度的方向上，所述半导体基体250中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体250与所述衬底相连；所述半导体辅助基体层260位于所述半导体基体250的侧壁上，所述半导体辅助基体层260与所述源/漏区500具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体250的掺杂浓度。其中，所述栅极堆本文档来自技高网...

【技术保护点】
一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中：所述栅极堆叠位于所述半导体基体之上；所述侧墙位于所述栅极堆叠的侧壁上；所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧；所述空腔嵌于所述衬底中；所述半导体基体悬置于所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体两侧与所述衬底相连；所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源/漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：