一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中所述栅极堆叠位于所述半导体基体之上，所述侧墙位于所述栅极堆叠的侧壁上，所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧，所述空腔嵌于所述衬底中，所述半导体基体悬置所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体与所述衬底相连，所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。相应地，本发明专利技术还提供了一种半导体结构的制造方法。利于抑制短沟效应，提高器件性能，并降低成本，简化工艺。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，尤其涉及。
技术介绍
为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件体积的缩小，功耗与漏电流成为最关注的问题，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。为了改善短沟道效应，超陡倒掺杂阱(SSRW)被引入到半导体场效应器件中。超陡 倒掺杂阱具有低高低(或低高)的沟道掺杂分布，沟道表面区域维持低掺杂浓度，通过离子注入等合适的方法在沟道表面以下的区域内形成高掺杂区，减小源/漏区耗尽层宽度，避免源漏穿通、阈值电压增加导致漏电流增大等短沟道效应。在MOS管结构上,绝缘体上娃SOI (Silicon on Insulator)结构因能很好地抑制短沟效应，提高器件按比例缩小的能力，已成为深亚微米及纳米级MOS器件的优选结构。随着SOI技术的不断发展,在现有技术文献“Silicon-on-Nothing-an InnovativeProcess for Ad本文档来自技高网...

【技术保护点】
一种半导体结构，该结构包括衬底、半导体基体、半导体辅助基体层、空腔、栅极堆叠、侧墙、源/漏区，其中：所述栅极堆叠位于所述半导体基体之上；所述侧墙位于所述栅极堆叠的侧壁上；所述源/漏区嵌于所述半导体基体中，并位于所述栅极堆叠的两侧；所述空腔嵌于所述衬底中；所述半导体基体悬置于所述空腔上方，在沿栅极长度的方向上，所述半导体基体中间的厚度大于其两侧的厚度，在沿栅极宽度的方向上，所述半导体基体两侧与所述衬底相连；所述半导体辅助基体层位于所述半导体基体的侧壁上，所述半导体辅助基体层与所述源/漏区具有相反的掺杂类型，且其掺杂浓度高于所述半导体基体的掺杂浓度。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，北京北方微电子基地设备工艺研究中心有限责任公司，
类型：发明
国别省市：