一种半导体结构及其制造方法技术

本申请公开了一种半导体结构及其制造方法。该半导体结构包括：SOI衬底和位于所述SOI衬底上的MOSFET；所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区位于所述栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。本发明专利技术的实施例适用于MOSFET的阈值调节。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域,更具体地,涉及一种形成于超薄SOI (Semiconductoron Insulator,绝缘层上半导体)上的半导体结构及其制造方法。
技术介绍
随着半导体器件的尺寸越来越小，器件的关键尺寸一栅长也变得越来越短。当金属氧化物半导体场效应晶体管(MOSFET, Metal Oxide Semiconductor Field EffectTransistor)的栅长减小到45nm以下时，MOSFET的短沟道效应(SCE, Short ChannelEffect)会变得越来越明显，包括器件的阈值电压发生漂移，载流子的迁移率降低，以及漏极感应势垒·降低(DIBL, Drain Induced Barrier Lower)等现象。 为了抑制短沟道效应，现有技术在半导体衬底与SOI结构之间增加一层半导体层，并进行离子掺杂形成背栅结构，通过对该背栅的电压控制来达到对器件阈值电压的调整，从而达到抑制短沟道效应的目的。然而采用这种方法，对于PMOS器件和nMOS器件，需要在背栅上施加不同的电压值以调整阈值电压，要求PMOS器件和nMOS器件有不同的背栅接触，因而增大了背本文档来自技高网...

【技术保护点】
一种半导体结构，包括：SOI衬底和位于所述SOI衬底上的MOSFET；所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区自对准于所述栅堆叠，且包含第二极性的杂质掺杂，所述第一极性与第二极性相反。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，骆志炯，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：