一种半导体器件制造方法，包括：步骤S1，将包含基础结构的半导体晶片载入反应腔室；步骤S2，对半导体晶片预烘培；步骤S3，在基础结构上选择性外延生长薄膜；步骤S4，后刻蚀，去除基础结构顶部的蘑菇状突起；步骤S5，将半导体晶片移出反应腔室。依照本发明专利技术的半导体器件制造方法，调整了外延生长工艺参数，在保证外延生长良好的前提下提高外延生长的选择性，有效消除蘑菇状缺陷。
【技术实现步骤摘要】
本专利技术涉及一种，特别是涉及一种在鳍片场效应晶体管(FinFET)器件集成中硅外延选择性生长的方法。
技术介绍
当前通过单一缩减特征尺寸来降低成本的方法已经遇到了瓶颈，特别是当特征尺寸降至150nm以下时，很多物理参数不能按比例变化，例如硅禁带宽度Eg、费米势(j)F、界面态及氧化层电荷Qox、热电势Vt以及pn结自建势等等，这些将影响按比例缩小的器件性能。近30年来，半导体器件一直按照摩尔定律等比例缩小，半导体集成电路的特征尺寸不断缩小，集成度不断提高。随着技术节点进入深亚微米领域，例如10nm以内，甚至45nm以内，传统场效应晶体管(FET)，也即平面FET，开始遭遇各种基本物理定律的限制，使其等比例缩小的前景受到挑战。众多新型结构的FET被开发出来，以应对现实的需求，其中，FinFET就是一种很具等比例缩小潜力的新结构器件。FinFET，鳍状场效应晶体管，是一种多栅半导体器件。由于结构上的独有特点，FinFET成为深亚微米集成电路领域很具发展前景的器件。顾名思义，FinFET包括一个垂直于体硅的衬底的Fin，Fin被称为鳍片或鳍状半导体柱，不同的FinTET被STI结构分割开来。不同于常规的平面FET，FinFET的沟道区位于Fin之内。栅极绝缘层和栅极在侧面和顶面包围Fin，从而形成至少两面的栅极，即位于Fin的两个侧面上的栅极；同时，通过控制Fin的厚度，使得FinFET具有极佳的特性:更好的短沟道效应抑制能力，更好的亚阈值斜率，较低的关态电流，消除了浮体效应，更低的工作电压，更有利于按比例缩小。除了器件结构，半导体器件的等比例缩小，对半导体材料也提出了更高的要求。目前，主流FinFET多采用硅作为鳍片材料，也即器件沟道材料为硅，而硅的载流子迁移率并不能完全满足高速IC的要求。需要在NMOS和PMOS晶体管源漏区域中引入不同的材料，将应力施加并引入到MOSFET沟道区，用来改善载流子的迁移率，进一步提升晶体管的性能。例如在晶面为(100)的晶片上，沟道区晶向为〈110〉，在PMOS中沿着纵轴方向(沿源漏方向)的应力需要为压力，沿着横轴方向的应力需要为张力；而在NMOS中沿着纵轴方向的应力需要为张力，而沿着横轴方向的应力为压力。也即将沿着源(Source，简称S-漏(Drain，简称D)方向的张力引入NMOS沟道；而将沿着S-D方向的压力引入PMOS沟道。常用的对PMOS沟道施加压应力的方法，是沿着S-D方向在源漏区上外延生长出SiGe应力层，由于SiGe晶格常数大于Si，故S/D的应力层会对于其之间的沟道区施加压应力，增大了空穴的迁移率从而增大了 PMOS的驱动电流。同样，在源漏区上外延生长晶格常数小于Si的S1:C应力层可对NMOS沟道提供张力。外延工艺是常用的一种生长SiGe，Ge, SiC, GeSn等应变材料的方法，特别是选择性外延工艺对于器件集成来讲作用更大，要求也严格，工艺更具挑战性。选择性外延沉积经常被用于将含娃材料(例如，Si, SiGe和S1:C)的外延层(〃epilayers〃)形成为结(同质结或者异质结)。选择性外延沉积最终的效果是在介质区域上没有外延薄膜的生长，在硅暴露区域上生长外延层。在半导体器件内，诸如抬升的源极/漏极、延伸的源极/漏极、双极器件的底层沉积等等可以使用选择性外延。典型选择性外延工艺包含沉积反应和蚀刻反应，通常二者是同时进行的。在沉积工艺期间，外延层形成在单晶表面上，而多晶材料层和/或非晶材料层沉积在诸如存在的多晶层和/或非晶层的至少第二层上。沉积和蚀刻反应以关于外延层和关于多晶和/或非晶层的相对不同的反应速率同时发生。但是，一般以比外延层更快的速率蚀刻所沉积的多晶/非晶层。因此，通过改变蚀刻气体的浓度，使用选择性工艺实现外延材料的沉积、多晶材料的有限沉积或者不沉积。例如，选择性外延工艺可以实现在单晶娃表面上含娃材料的外延层的形成，而在其它介电质的表面上不留下含娃材料的多晶和/或非晶层的任何沉积。然而，目前常规的外延选择性工艺中所需要遇到的实际问题要复杂的多，例如在FinFet NMOS器件集成中，含Si材料的选择性外延前所暴露在外的区域有:SiN材料的侧墙，等离子体淀积的S12的掩膜层，高致密性的STI S12和Si的源漏端。同时目前在FinFet中含Si的选择性外延可使用的温度范围为750-800度，温度过高会对Finfet器件电学性能有影响，而太低温度在Si上的生长速率太慢，无法满足实际生长的要求，所以合适的反应温度选择对Si的选择性外延工艺影响很大。此外，而且在合适的温度范围区间内，另外使用不同的Si源的前驱体气体，选择性会有很大的不同，例如Si2H2Cl2(DCS)和SiH4, Si2H2Cl2反应源在反应中的选择性与SiH4相比要好，主要是因为DCS所含的Cl基增加了刻蚀的效果，而且抑制了在介质(SiN，S12)的表面进行成核，但是DCS在SiN介质的表面的成核速度要大于S12 ;而SiH4则会比较容易在介质(SiN，Si02)的表面反应生成多晶层，但是如果这两种反应源在多晶硅介质表面都会非常容易生长形成多晶Si层。所以在选择性外延中，如果选择性不好，就会在SiN侧墙(spacer)的侧壁，以及HM的顶部以及侧部出现多晶层，如图2所示，形成形状为“蘑菇(mushroom) ”的缺陷,如果mushroom过多就会使栅极和源漏连通,使器件失效。
技术实现思路
因此，本专利技术的目的在于克服上述缺点，在保证外延生长良好的前提下提高外延生长的选择性，有效消除蘑菇状缺陷。本专利技术提供了一种，包括:步骤SI，将包含基础结构的半导体晶片载入反应腔室；步骤S2，对半导体晶片预烘培；步骤S3，在基础结构上选择性外延生长薄膜；步骤S4，后刻蚀，去除基础结构顶部的蘑菇状突起；步骤S5，将半导体晶片移出反应腔室。其中，在步骤SI之前，进一步包括步骤S0，对基础结构的顶面进行清洗和/或对反应腔室内壁进行清洗。其中，基础结构为后栅工艺形成的FinFET。其中，在步骤SI中对半导体晶片加热以使其升温至第一温度，第一温度低于步骤S3中的第二温度；在步骤S5中对半导体晶片降温以使其降温至第三温度，第三温度低于第二温度但是高于第一温度。其中，在步骤S2中，在反应腔室内通入还原性气体，去除基础结构顶面的氧化物。其中，还原性气体包括氢气,流量为20_180slm。其中，还原性气体进一步包括NH3、GeH4、Ge2H6之一或其组合，流量为20_500sccm，占氢气体积的10%。其中，步骤S4中，通入流量2_20slm的(:12或!1(:1。其中，步骤S3和/或步骤S4中，温度为750至780摄氏度，气压为20Torr至大气压，腔内载气H2的流量为20-180slm。其中，步骤S3与步骤S4之间，还交替地包括多个步骤S3和/或步骤S4。其中，在步骤S3中，进一步通入PH3、AsH3、CH3Si之一或其组合以原位掺杂。依照本专利技术的，调整了外延生长工艺参数，在保证外延生长良好的前提下提高外延生长的选择性，有效消除蘑菇状缺陷。【附图说明】以下参照附图来详细说明本专利技术的技术方案，其中:图1至图3是显示了根据本专利技术的的剖视图；以及图4是示出了根据本专利技术的的工艺流程图。【具体本文档来自技高网...
【技术保护点】
一种半导体器件制造方法，包括：步骤S1，将包含基础结构的半导体晶片载入反应腔室；步骤S2，对半导体晶片预烘培；步骤S3，在基础结构上选择性外延生长薄膜；步骤S4，后刻蚀，去除基础结构顶部的蘑菇状突起；步骤S5，将半导体晶片移出反应腔室。
【技术特征摘要】
【专利技术属性】
技术研发人员：王桂磊，殷华湘，赵超，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11
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