本发明专利技术提供一种半导体器件，该半导体器件包括基板和在该基板上且彼此间隔开的第一应力生成外延区域和第二应力生成外延区域。沟道区域在该基板上且位于第一应力生成外延区域和第二应力生成外延区域之间。栅极电极位于沟道区域上。沟道区域是外延层，且第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力。
【技术实现步骤摘要】
本专利技术 构思的实施例涉及。
技术介绍
在高度集成的半导体器件的制造过程中，正积极研究增加沟道区域内载流子迁移率的方法以努力增强器件性能。在一个方法中，已经确定通过在半导体器件中形成应力层而向沟道区域施加拉应力或压应力可获得增加的载流子迁移率。具体地，通过形成拉应力层能够提高主要载流子是电子的η-沟道金属氧化物半导体(NMOS)区域中的电子迁移率。同样，通过形成压应力层能够提高主要载流子是空穴的P-沟道金属氧化物半导体(PMOS)区域中的空穴迁移率。为了进一步增强所施加应力的效果，源极区域和漏极区域的每个可以通过例如选择性外延生长(SEG)工艺形成为拉应力层或者压应力层。在通过SEG工艺形成的源极区域和漏极区域中，非均匀的晶体生长会导致诸如堆叠故障(stacking fault)的缺陷。这种缺陷会不利地影响所获得的半导体器件的可靠性。
技术实现思路
本专利技术构思的方面提供性能被增强的半导体器件。本专利技术构思的方面还提供性能被增强的半导体器件的制造方法。在一方面，半导体器件包括基板；第一应力生成外延区域和第二应力生成外延区域，在基板上且彼此间隔开；沟道区域，在基板上且位于第一应力生成外延区域和第二应力生成外延区域之间，该沟道区域是外延层，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力；以及栅极电极，在沟道区域上。在一些实施例中，沟道区域采用下方的基板作为籽晶层而生长。在一些实施例中，沟道区域还采用第一应力生成外延区域和第二应力生成外延区域作为籽晶层而生长。在一些实施例中，沟道区域在第一应力生成外延区域和第二应力生成外延区域的应力下生长。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加压应力。在一些实施例中,第一应力生成外延区域和第二应力生成外延区域包括SiGe。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括PMOS晶体管。在一些实施例中，施加到沟道区域的压应力使沟道区域中空穴载流子的迁移率增加。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加拉应力。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiC。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括NMOS晶体管。在一些实施例中，施加到沟道区域的拉应力使沟道区域中电子载流子的迁移率增加。在一些实施例中，半导体器件还包括栅极电极和沟道区域之间的栅极绝缘层。在一些实施例中，栅极绝缘层包括高k材料。 在一些实施例中，栅极绝缘层还沿着栅极电极的侧壁延伸。 在一些实施例中，栅极电极包括金属材料。在一些实施例中，金属材料包括从Al、TiN、TaN和Ti构成的组中选择的至少一个。在一些实施例中，沟道区域具有相对于基板的上表面位于第一应力生成外延区域和第二应力生成外延区域的下边界下面的下边界。在一些实施例中，沟道区域设置在基板中的凹进中，使得沟道区域的下边界位于第一应力生成外延区域和第二应力生成外延区域的下边界下面。在一些实施例中，沟道区域的上表面高于第一应力生成外延区域和第二应力生成外延区域的上表面。在一些实施例中，基板在水平方向上延伸，并且其中第一应力生成外延区域和第二应力生成外延区域在该水平方向上彼此间隔开。另一方面，一种半导体器件包括基板；第一应力生成外延区域和第二应力生成外延区域，在基板上且彼此间隔开；沟道区域，在基板上且位于第一应力生成外延区域和第二应力生成外延区域之间，该沟道区域是在第一生成外延区域和第二应力生成外延区域的应力下生长的外延层；以及栅极电极，在沟道区域上。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加应力。在一些实施例中，沟道区域采用下方的基板作为籽晶层而生长。在一些实施例中，沟道区域还采用第一应力生成外延区域和第二应力生成外延区域作为籽晶层而生长。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加压应力。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiGe。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括PMOS晶体管。在一些实施例中，施加到沟道区域的压应力使沟道区域中空穴载流子的迁移率增加。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域向沟道区域施加拉应力。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括SiC。在一些实施例中，第一应力生成外延区域和第二应力生成外延区域包括源极区域和漏极区域，并且其中半导体器件包括NMOS晶体管。在一些实施例中，施加到沟道区域的拉应カ使沟道区域中电子载流子的迁移率增カロ。在一些实施例中，半导体器件还包括栅极电极和沟道区域之间的栅极绝缘层。在一些实施例中，栅极绝缘层包括高k材料。在一些实施例中，栅极绝缘层还沿着栅极电极的侧壁延伸。在一些实施例中，栅极电极包括金属材料。 在一些实施例中，金属材料包括从Al、TiN、TaN和Ti构成的组中选择的至少ー个。在一些实施例中，沟道区域具有相对于基板的上表面位于第一应カ生成外延区域和第二应カ生成外延区域的下边界下面的下边界。在一些实施例中，沟道区域设置在基板中的凹进中，使得沟道区域的下边界位于第一应カ生成外延区域和第二应カ生成外延区域的下边界下面。在一些实施例中，沟道区域的上表面高于第一应カ生成外延区域和第二应カ生成外延区域的上表面。在一些实施例中，基板在水平方向上延伸，并且其中第一应カ生成外延区域和第ニ应カ生成外延区域在该水平方向上彼此间隔开。另ー方面，一种半导体器件包括基板；源极区域和漏极区域，在基板上且彼此间隔开，该源极区域和漏极区域包括SiGe和SiC中的至少ー个；沟道区域，在基板上且在源极区域和漏极区域之间，该沟道区域是外延层；以及栅极电极，在沟道区域上。在一些实施例中，源极区域和漏极区域向沟道区域施加压应力。在一些实施例中，施加到沟道区域的压应カ使沟道区域中空穴载流子的迁移率增カロ。在一些实施例中，源极区域和漏极区域向沟道区域施加拉应力。在一些实施例中，施加到沟道区域的拉应カ使沟道区域中电子载流子的迁移率增カロ。在一些实施例中，沟道区域在源极区域和漏极区域的应カ下生长。在一些实施例中，源极区域和漏极区域包括外延层。在一些实施例中，源极区域和漏极区域被掺杂η型杂质。在一些实施例中，源极区域和漏极区域被掺杂P型杂质。另ー方面，一种半导体器件包括基板，包括第一区域和第二区域；第一压应カ生成外延区域和第二压应カ生成外延区域，在基板上且在基板的第一区域中彼此间隔开；第一拉应カ生成外延区域和第二拉应カ生成外延区域，在基板上且在基板的第二区域中彼此间隔开；第一沟道区域，在基板上且位于第一压应カ生成外延区域和第二压应カ生成外延区域之间，该第一沟道区域是外延层，第一压应カ生成外延区域和第二压应カ生成外延区域向第一沟道区域施加压应カ；第二沟道区域，在基板上且位于第一拉应カ生成外延区域和第二拉应カ生成外延区域之间，该第二沟道区域是外延层，第一拉应カ生成外延区域和第二拉应カ生成外延区域向第二沟道区域施加拉应カ；以及第ー栅极电极，在第一沟道区本文档来自技高网...
【技术保护点】
一种半导体器件，包括：基板；第一应力生成外延区域和第二应力生成外延区域，在所述基板上且彼此间隔开；沟道区域，在所述基板上且位于所述第一应力生成外延区域和所述第二应力生成外延区域之间，所述沟道区域是外延层，所述第一应力生成外延区域和所述第二应力生成外延区域向所述沟道区域施加应力；以及栅极电极，在所述沟道区域上。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：朴兴圭，金男奎，宋宇彬，郑秀珍，金永弼，李炳讃，李善佶，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。