MOS晶体管的制作方法技术

本发明专利技术提供一种MOS晶体管的制作方法。所述MOS晶体管的制作方法包括：提供半导体衬底；在所述半导体衬底上形成高K栅介电层，所述高K栅介电层的初始厚度大于目标厚度；对所述高K栅介电层进行掺氮处理；对掺氮处理后的所述高K栅介电层进行减薄处理以使所述高K栅介电层的厚度等于所述目标厚度；在减薄后的所述高K栅介电层上形成金属栅极。本发明专利技术可以提高沟道的流动性，且避免产生BTI问题。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种M0S晶体管的制作方法。
技术介绍
随着集成电路制造技术的不断发展，M0S晶体管的特征尺寸也越来越小，为了降低 M0S晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引 入到M0S晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅 极和高K栅介电层的栅极叠层结构通常采用"后栅（gatelast)"工艺制作。 现有技术在制作上述栅极叠层结构时，为了提高M0S晶体管的性能和可靠性，会 在形成高K栅介电层之后且在形成金属栅极之前，通过离子注入的方式或者等离子体惨杂 的方式对高K栅介电层进行惨氮处理。 制作M0S晶体管时，具体可W包括W下步骤： 参考图1所示，在半导体衬底10上形成氧化娃材料的界面层（interhcelayer, IL)20,其厚度为3A~10A; 参考图2所不，在界面层20上形成局K栅介电层30 ; 参考图3所示，对高K栅介电层30进行惨氮处理； 参考图4所示，在惨氮处理后的高K栅介电层30上形成金属栅极40。 经过对采用上述方法形成的半导体器件进行检测发现，上述惨氮处理大大降低了 M0S晶体管沟道的流动性，且产生了偏压温度不稳定性（biastemperatureinstability, BTI)的问题，最终影响了MOS晶体管的性能。 此外，当采用"前栅（gatefirst)"工艺时，其同样存在上述问题。
技术实现思路
本专利技术解决的问题是提供一种M0S晶体管的制作方法，可W提高沟道的流动性， 且避免产生BTI问题。 为解决上述问题，本专利技术提供一种M0S晶体管的制作方法，包括： 提供半导体衬底； 在所述半导体衬底上形成高K栅介电层，所述高K栅介电层的初始厚度大于目标 厚度； 对所述高K栅介电层进行惨氮处理； 对惨氮处理后的所述高K栅介电层进行减薄处理W使剩余的所述高K栅介电层的 厚度等于所述目标厚度； 在减薄后的所述高K栅介电层上形成金属栅极。 可选的，所述初始厚度大于或等于30A，所述目标厚度小于或等于20A。[001引可选的，所述初始厚度范围包括30A~100A，所述目标厚度范围包括 10A~20A。 可选的，所述MOS晶体管的制作方法还包括；在形成所述高K栅介电层之前，在所 述半导体衬底上形成界面层。 可选的，所述界面层的材料为氧化娃或氮氧化娃，所述界面层的厚度范围包括 3A~loA。 可选的，所述MOS晶体管的制作方法还包括；在形成所述高K栅介电层之前，对所 述界面层进行等离子体处理或化学处理W形成氨氧根富集的表面。 可连的，所述M0S晶体管的制作方法还包括；在进行所述惨氮处理之后且在进行 所述减薄处理之前，对所述高K栅介电层进行退火处理。 可选的，所述退火处理的温度范围为40(TC~800。时间为Is~120s;或者，所 述退火处理的温度范围为80(TC~llOOC，时间为200ms~2yS。可选的，所述惨氮处理为氮离子注入处理，注入能量为200ev~1500ev，注入剂量 为lE14/cm2 ~lE17/cm2。 可选的，所述惨氮处理为氮等离子体惨杂处理，功率为30w~3000W。 可选的，所述减薄处理包括干法刻蚀、湿法刻蚀或者两种的结合。 与现有技术相比，本专利技术的技术方案具有W下优点： 本专利技术的技术方案使半导体衬底上形成的高K栅介电层的初始厚度大于目标厚 度，由于增大了高K栅介电层的厚度，后续在对高K栅介电层进行惨氮处理时，氮元素仅会 进入高K栅介电层中，而不会渗透入高K栅介电层下方的其它材料层中，在惨氮处理之后通 过减薄处理就可W使高K栅介电层的厚度等于目标厚度W满足器件要求，从而可W避免惨 氮处理对高K栅介电层下方其它层的影响，最终提高了M0S晶体管沟道的流动性，且避免了 BTI问题的产生，保证了M0S晶体管的性能可靠。【附图说明】 图1至图4是现有技术中M0S晶体管的制作方法各步骤对应的结构示意图； 图5是本专利技术实施例提供的M0S晶体管的制作方法的流程示意图； 图6至图11是本专利技术实施例提供的M0S晶体管的制作方法各步骤对应的结构示 意图。【具体实施方式】 正如
技术介绍
部分所述，现有技术在制作包括高K栅介电层和金属栅极的M0S晶 体管时，对高K栅介电层的惨氮处理会降低沟道流动性，引起BTI问题。 经过检测分析发现，参考图3所示，在对高K栅介电层30进行惨氮处理时，由于高 K栅介电层30非常薄且密度较小，氮元素（图3中W圆点表示)不仅会进入高K栅介电层30 中，还会同时渗透入其下方的界面层20中，甚至会渗透入界面层20与半导体衬底10之间 的界面中。由于高K栅介电层30的厚度不大，且惨氮处理中采用的能量本来就比较低，即 使通过调整惨氮处理的工艺参数，也很难避免氮元素的向下渗透。此外，在省略界面层20的情况下，惨杂处理中的氮元素还是会进入半导体衬底10 中，最终仍会影响沟道的流动性，且会引起BTI问题。 针对上述问题，本专利技术提供了一种MOS晶体管的制作方法，其增大了高K栅介电层 的初始厚度，从而在维持惨氮处理的工艺参数基本不变的前提下，惨氮处理中的氮元素的 渗透仍然是在高K栅介电层中进行，从而就可W避免惨氮处理对高K栅介电层下方其它层 的影响，在惨氮处理后再对高K栅介电层进行减薄处理W使高K栅介电层的厚度等于目标 厚度即可，最终就可W提高沟道的流动性，且避免了BTI问题的产生。 为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术 的具体实施例做详细的说明。 参考图5所示，本专利技术实施例提供了一种M0S晶体管的制作方法，包括W下步骤： [003引步骤S1，提供半导体衬底； 步骤S2,在所述半导体衬底上形成界面层； 步骤S3,在所述界面层上形成高K栅介电层，所述高K栅介电层的初始厚度大于目 标厚度； 步骤S4,对所述高K栅介电层进行惨氮处理； 步骤S5,对惨氮处理后的所述高K栅介电层进行退火处理； 步骤S6,对退火处理后的所述高K栅介电层进行减薄处理W使所述高K栅介电层 的厚度等于目标厚度； 步骤S7,在减薄后的所述高K栅介电层上形成金属栅极。 本实施例在进行惨氮处理之前增大高K栅介电层的厚度，在进行惨氮处理之后通 过减薄处理使高K栅介电层的厚度等于目标厚度，从而可W避免惨氮处理中的氮元素进入 高K栅介电层之外的其它材料层，最终可W提高沟道的流动性，避免产生BTI问题。为了简单起见，本实施例省略了依次在半导体衬底上形成伪栅结构、在所述伪栅 结构两侧的半导体衬底中形成源区和漏区、去除所述伪栅结构等步骤，而仅是描述了后栅 工艺中去除所述伪栅结构之后形成金属栅结构的过程，所述伪栅结构可W包括伪栅介电层 和伪栅，所述金属栅结构包括高K栅介电层和金属栅极。 需要说明的是，在本专利技术的其它实施例中，还可W在形成伪栅之前先形成减薄的 高K栅介电层，从而省略伪栅介电层，然后在所述伪栅两侧的半导体衬底中形成源区和漏 区，接着去除所述伪栅后直接在减薄的高K栅介电层上形成金属栅极，其不限制本专利技术的 保护范围。 本实施例方法既适用于后栅工艺，也适用于前栅工艺，其不限制本专利技术的保护范 围。 参考图6所示，提供半导体衬底100,并在半导体衬底100上形成界面层200。 所述本文档来自技高网...

【技术保护点】
一种MOS晶体管的制作方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成高K栅介电层，所述高K栅介电层的初始厚度大于目标厚度；对所述高K栅介电层进行掺氮处理；对掺氮处理后的所述高K栅介电层进行减薄处理以使剩余的所述高K栅介电层的厚度等于所述目标厚度；在减薄后的所述高K栅介电层上形成金属栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：何永根，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31