半导体器件的形成方法技术

本发明专利技术提供了一种半导体器件的形成方法，包括：在半导体衬底上的介质层内形成凹槽，并在所述凹槽以及介质层上的硬掩模层上形成金属层后，去除硬掩模层上的金属层，之后以采用碱性浆料的化学机械研磨工艺去除所述硬掩模层，以及部分金属层，直至所述凹槽内的金属层的表面与介质层表面齐平。在上述技术方案中，采用碱性的研磨浆料可有效提高硬掩模层的去除效率，且去除所述硬掩模层后，有效降低在介质层和金属层表面的硬掩模残留颗粒的残留量，从而避免在半导体器件通电使用过程中，基于所述硬掩模层颗粒残留而造成各金属插塞之间形成电导通，继而有效抑制各金属插塞之间的漏电现象。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其是涉及一种。
技术介绍
随着集成电路制造技术的发展，集成电路的特征尺寸也不断减小，集成电路的集成度不断增加。如超大集成电路(Very Large Scale Integrat1n,VLSI)要求在几毫米面积的硅片上集成上万至百万元器件。为了提高集成电路的集成度，参考图1所示，现有的半导体器件包括多层介质层结构，半导体器件的各元器件分布于各层介质层内，同一介质层内的各元器件通过金属互连线12电连接，而不同介质层间的元器件通过贯穿介质层的金属插塞11电连接。现行的金属插塞的形成过程包括，先在半导体衬底上沉积介质层，并在介质层上形成硬掩模层，在刻蚀所述硬掩模层，在所述硬掩模层内形成硬掩模图案后，以硬掩模图案为掩模刻蚀介质层，形成凹槽；之后向所述凹槽内填充满金属材料，并去除硬掩模层上多余的金属层和硬掩模层，使得凹槽内的金属层表面与所述介质层表面齐平，从而在介质层内形成金属插塞。然而在实际操作中，采用上述工艺形成的含有金属插塞的半导体器件中的各金属插塞之间会出现漏电现象(metal bridge),从而直接降低了半导体器件的性能。为此，如何提高金属插塞的形成工艺，如何抑制形成的各金属插塞之间的漏电现象，以提高半导体器件的性能是本领域技术人员亟需解决的问题。
技术实现思路
本专利技术解决的问题是提供一种，在介质层内形成金属插塞后，有效抑制金属插塞之间出现的漏电现象。为解决上述问题，本专利技术提供一种，包括:提供半导体衬底；在所述半导体衬底上形成介质层； 在所述介质层上形成硬掩模层；以所述硬掩模层为掩模刻蚀所述介质层，在所述介质层内形成凹槽；在所述凹槽中形成金属层，直至所述金属层填充满所述凹槽且覆盖在硬掩模层上；去除所述硬掩模层上方的金属层后，采用化学机械研磨工艺去除所述硬掩模层和部分金属层，使得剩余金属层的表面与所述介质层表面齐平，其中，所述化学机械研磨工艺采用的研磨浆料为碱性浆料。可选地，所述碱性浆料的PH值为9?11。可选地，还包括:采用化学机械研磨工艺去除所述硬掩模层和部分金属层后，在所述金属层表面形成保护层。可选地，在所述金属层表面形成保护层的方法包括:采用碱性清洗剂清洗所述金属层表面；在清洗步骤中，所述碱性清洗剂钝化所述金属层表面，在所述金属层表面形成保护层。可选地，所述金属层为铜层，所述保护层为氧化亚铜层。可选地，所述碱性清洗剂的PH值为9?11。可选地，在化学机械研磨之后，在所述金属层表面形成保护层之前，还包括:采用酸性清洗剂清洗所述金属层表面。可选地，所述酸性清洗剂的PH值为5?6。可选地，所述酸性清洗剂含有柠檬酸钠。可选地，在采用酸性清洗剂清洗所述金属表面之后，在所述金属层表面形成所述保护层之前，还包括:对所述金属层进行去离子水清洗。可选地，所述去离子水清洗的时间为40?80秒。可选地，在形成所述金属层之前，先在所述凹槽的侧壁和底部形成扩散阻挡层。可选地，所述扩散阻挡层的材料为Ta或TaN。可选地，所述硬掩模层的材料为TiN。与现有技术相比，本专利技术的技术方案具有以下优点:在半导体衬底上的介质层内形成凹槽，并在所述凹槽以及介质层上的硬掩模层上形成金属层后，去除硬掩模层上的金属层，之后以采用碱性浆料的化学机械研磨工艺去除所述硬掩模层，以及部分金属层，直至所述凹槽内的金属层的表面与介质层表面齐平。在上述技术方案中，相比于酸性研磨浆料，采用碱性的研磨浆料可有效提高硬掩模层的去除效率，且去除所述硬掩模层后，有效降低在介质层和金属层表面的硬掩模残留颗粒的残留量，从而避免在半导体器件通电使用过程中，基于所述硬掩模层颗粒残留而造成各金属插塞之间形成电导通，继而有效抑制各金属插塞之间的漏电现象。进一步地，去除所述硬掩模层后，在金属层表面形成保护层。上述技术方案中，在所述金属层表面形成的保护层，可有效抑制基于在先前化学机械研磨工艺，介质层表面受损，而导致的金属层表层的原子出现扩散现象，以及继而可能造成的诸如半导体器件的击穿电压(VBD)降低等缺陷，从而确保最终形成的半导体器件的性能。进一步地，在所述金属层表面形成保护层之前，采用酸性清洗剂清洗所述金属层表面。上述技术方案可有效清除研磨金属层和硬掩模层过程中形成的研磨颗粒残留，从而避免基于上述研磨颗粒残留而造成的半导体性能缺陷。【附图说明】图1现有的一种半导体器件的结构示意图；图2a和图2b为现有的采用化学机械研磨工艺去除硬掩模层后的，同一片晶圆上的介质层表层不同位置的电镜图；图3至图9为本专利技术一实施例形成的半导体器件的结构示意图；图10是采用本专利技术中，在经化学机械研磨工艺后在剩余的铜层上形成有保护层的器件，以及在经化学机械研磨工艺后未在剩余的铜层上形成有保护层的器件的电性测试图。【具体实施方式】正如
技术介绍
中所述的，现有的金属插塞形成工艺形成的各金属插塞，在使用过程中，会出现漏电现象(metal bridge),分析其原因:在半导体衬底的介质层的凹槽内填充满金属材料层后，去除介质层上多余的金属层的化学机械研磨工艺大多采用酸性的研磨浆料，但酸性的研磨浆料对于介质层上的硬掩模层(如TiN层)的研磨速率较低，在介质层上会残留硬掩模层颗粒。图2a和图2b为去除硬掩模层后的，同一片晶圆上的介质层表层不同位置的电镜图。其中，曲线框部分为金属互连线，其余部分为介质层。比较图2a和图2b，图2a中介质层颜色较深，其表明介质层中的TiN残留颗粒含量较少；而图2b的介质层颜色较浅，其表明介质层中的TiN残留颗粒含量较大。而在图2a显示的部分晶圆上形成的金属插塞之间会出现漏电现象(metal bridge)概率较少，而在图2b显示的部分晶圆上形成的金属插塞之间会出现漏电现象(metal bridge)概率较大。由此可知，残留在介质层以及金属层上的硬掩模颗粒是造成金属插塞之间会出现漏电现象的原因之一。残留硬掩模层颗粒同样具有导电性，因而在向半导体器件通电后，所述残留硬掩模层颗粒导致局部的金属插塞间电导通，进而出现漏电现象(metal bridge)。尤其是随着半导体器件集成度不断增加，各元器件的距离不断减小，基于所述残留硬掩模层颗粒而导致的局部的金属插塞间的漏电现象越发严重，进而影响半导体器件的性能。为此，本专利技术提供了一种，可有效提高硬掩模层的去除效率，避免在去除硬掩模层以及部分金属层后，在介质层表面残留过多的硬掩模颗粒残留，从而造成金属插塞间的漏电现象。为使本专利技术的上述目的、特征和优点当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于：包括：提供半导体衬底；在所述半导体衬底上形成介质层；在所述介质层上形成硬掩模层；以所述硬掩模层为掩模刻蚀所述介质层，在所述介质层内形成凹槽；在所述凹槽中形成金属层，直至所述金属层填充满所述凹槽且覆盖在硬掩模层上；去除所述硬掩模层上方的金属层后，采用化学机械研磨工艺去除所述硬掩模层和部分金属层，使得剩余金属层的表面与所述介质层表面齐平，其中，所述化学机械研磨工艺采用的研磨浆料为碱性浆料。

【技术特征摘要】

【专利技术属性】
技术研发人员：曹轶宾，赵简，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31