【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
衬底上的电路器件(包括晶体管、二极管、电阻器、电容器、以及在半导体衬底上形成的其它无源和有源电子器件)的性能和产量的提高典型地是在那些器件的设计、制造、以及操作期间所考虑的主要因素。例如，在金属-氧化物-半导体(MOS)晶体管半导体器件的设计和制造或形成(例如，在互补型金属-氧化物-半导体(CMOS)器件中所使用的那些)期间，常常期望增加N型MOS器件(NMOS)沟道中的电子(载流子)的运动，并且增加P型MOS器件(PMOS)沟道中的带正电的空穴(载流子)的运动。鳍式晶体管构造包括在半导体材料的薄带(通常被称为鳍状物)周围构建的晶体管。晶体管包括标准场效应晶体管(FET)节点，包括栅极、栅极电介质、源极区、以及漏极区。器件的导电沟道有效地存在于鳍状物的外侧上、栅极电介质下方。具体地，电流沿着鳍状物的两个侧壁(大体上垂直于衬底表面的侧)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(大体上平行于衬底表面的侧)流动。由于这样的构造的导电沟道实质上沿着鳍状物的三个不同的外部、平面区存在，所以这样的构造被称为FinFET和三栅极晶体管。还可以使用其它类型的鳍式构造，例如...
【技术保护点】
一种NMOS半导体器件，包括：位于衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区和邻近于所述沟道区的相应的源极区/漏极区，其中，所述鳍状物具有第一宽度(W1)；位于所述鳍状物的所述沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；位于所述包覆层之上的栅极电介质层；位于所述栅极电介质层上的栅极电极；以及位于所述源极区/漏极区中的每个区中的N+掺杂的源极材料/漏极材料。
【技术特征摘要】
【国外来华专利技术】1.一种NMOS半导体器件，包括：位于衬底上的鳍状物，所述鳍状物包括半导体材料并且具有沟道区和邻近于所述沟道区的相应的源极区/漏极区，其中，所述鳍状物具有第一宽度(W1)；位于所述鳍状物的所述沟道区的一个或多个表面上的锗或硅锗(SiGe)的包覆层；位于所述包覆层之上的栅极电介质层；位于所述栅极电介质层上的栅极电极；以及位于所述源极区/漏极区中的每个区中的N+掺杂的源极材料/漏极材料。2.根据权利要求1所述的NMOS半导体器件，其中，所述衬底包括(110)取向的硅晶片，并且其中，所述鳍状物被配置有<110>沟道取向。3.根据权利要求1所述的NMOS半导体器件，其中，所述包覆层包括介于10原子％到90原子％之间的锗。4.根据权利要求1所述的NMOS半导体器件，其中，所述包覆层覆盖所述鳍状物的位于所述沟道区中的顶部分和相对的侧部分。5.根据权利要求1所述的NMOS半导体器件，其中，所述包覆层具有2nm或更小的厚度。6.根据权利要求1所述的NMOS半导体器件，其中，所述鳍状物的基部等于W1，并且所述鳍状物的顶部是第二宽度(W2)。7.根据权利要求1所述的NMOS半导体器件，其中，所述W1小于或等于4nm。8.根据权利要求1所述的NMOS半导体器件，其中，所述鳍状物包括第三宽度(W3)，并且其中W3是基于所述包覆层的厚度和所述鳍状物的宽度的总宽度。9.根据权利要求1所述的NMOS半导体器件，其中，所述包覆层被沉积以使得包覆层厚度与鳍状物宽度之比是对于每2nm的鳍状物宽度有至少1nm的包覆层的比。10.一种集成电路，所述集成电路包括根据权利要求1-9中的任一项所述的NMOS半导体器件。11.一种互补型金属氧化物半导体(CMOS)，所述互补型金属氧化物半导体(CMOS)包括根据权利要求1-9中的任一项所述的NMOS半导体器件。12.一种形成NMOS半导体器件的方法，所述方法包括：在衬底中或衬底上形成至少一个鳍状物，其中，所述至少一个鳍状物具有第一宽度(W1)；在所述沟槽中沉积绝缘体材料；在所述至少一个鳍状物的沟道区上形成虚设栅极；在所述至少一个鳍状物的表面之上沉积附加的绝缘体材料；去除所述虚设栅极以暴露所述至少一个鳍状物的所述沟道区；以及在所述至少一个鳍状物的所述沟道区的一个或多个表面上沉积包覆层。13.根据权利要求12所述的方法，其中，所述包...
【专利技术属性】
技术研发人员：S·M·塞亚，R·科特利尔，H·W·肯内尔，G·A·格拉斯，A·S·默西，W·拉赫马迪，T·加尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。