改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件技术

本发明专利技术提供了一种改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件。根据本发明专利技术的改善栅极诱导漏极漏电的方法包括：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，更具体地说，本专利技术涉及一种改善栅极诱导漏极漏电的方法以及非均匀沟道掺杂器件。
技术介绍
栅极诱导漏极漏电(GIDL，Gate-Induced Drain Leakage)是指，当器件在关断(off-state)的情况下(即沟道未反型)，若漏极与电源端Vdd相连，(即Vd＝Vdd)，由于栅极(Gate)和漏极(Drain)之间的交叠，在栅极和漏极之间的交叠区域会存在强电场，导致此交叠区域表面形成耗尽区，正负载流子会在强电场作用分别向漏极和衬底流动，从而引起漏极到栅极之间的漏电流。栅极诱导漏极漏电电流已经成为影响小尺寸MOS器件可靠性、功耗等方面的主要原因之一，它同时也对EEPROM等存储器件的擦写操作有重要影响。当工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。目前，解决GIDL问题的主要手段是通过调整轻掺杂源漏(Lightly Doped Drain，LDD)或源漏区的离子注入时侧墙(offset spacer)的宽度(如图1所示)，由于源漏离子与沟道间的距离由侧墙宽度定义，所以减小交叠区域的宽度和面积，从而可减少漏电流。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够改善栅极诱导漏极漏电的方法。为了实现上述技术目的，根据本专利技术，提供了一种改善栅极诱导漏极漏电的方法，包括：第一步骤：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；第二步骤：采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。优选地，所述表面高浓度沟道区形成在栅极结构一侧的阱区表面。优选地，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。优选地，倾斜离子注入的倾角介于25～45度之间。优选地，倾斜离子注入的倾角为25度、30度、35度、度和45度中的一个。优选地，倾斜离子注入的注入能量被选择为使得表面高浓度沟道区的深度不大于阱区的深度。优选地，倾斜离子注入的注入剂量为阱区形成时的注入剂量的1/3～1/2。为了实现上述技术目的，根据本专利技术，还提供了一种非均匀沟道掺杂器件，其特征在于包括：在衬底中形成的阱区以及浅沟槽隔离、在阱区表面形成的具有栅极侧墙的栅极结构、在栅极结构两侧在阱区表层形成的源极区域和漏极区域、以及形成在栅极结构一侧的阱区表面的表面高浓度沟道区。优选地，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。本专利技术提出一种非均与掺杂沟道的新型器件结构和制作方法。采用倾斜离子注入技术形成沟道靠近漏极区区域的表面高掺杂，从而形成非均匀沟道，限制漏极与栅极的交叠区域面积，压制栅极诱导漏极漏电区域，从而达到减小该机理形成的漏电电流。而且，本专利技术的方法不需增加额外光罩，不会导致成本大幅提高。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本专利技术有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了MOS器件结构的交叠区域示意。图2示意性地示出了根据本专利技术优选实施例的改善栅极诱导漏极漏电的方法的第一步骤。图3示意性地示出了根据本专利技术优选实施例的改善栅极诱导漏极漏电的方法的第二步骤。图4示意性地示出了根据本专利技术优选实施例的改善栅极诱导漏极漏电的方法的第三步骤。需要说明的是，附图用于说明本专利技术，而非限制本专利技术。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本专利技术的内容更加清楚和易懂，下面结合具体实施例和附图对本专利技术的内容进行详细描述。图2至图4示意性地示出了根据本专利技术优选实施例的改善栅极诱导漏极漏电的方法的各个步骤。如图2至图4所示，根据本专利技术优选实施例的改善栅极诱导漏极漏电的方法包括：第一步骤：在衬底中形成阱区100以及浅沟槽隔离20，在阱区100表面形成具有栅极侧墙的栅极结构10；此第一步骤可以采用现有技术任意适当工艺和流程执行。例如，在第一步骤中，可以进行正常的CMOS平面工艺，包括形成浅沟槽隔离、形成阱区、淀积和刻蚀多晶硅、生长和刻蚀侧墙薄膜等工序。第二步骤：采用与阱区100的掺杂离子同型(同为N型掺杂或者同为P型掺杂)的元素(如对PMOS为P、As；对NMOS为B、In等)进行倾斜离子注入以形成表面高浓度沟道区30；优选地，如图3所示，所述表面高浓度沟道区30形成在栅极结构10一侧的阱区100表面(栅极结构10的另一侧则不会形成表面高浓度沟道区30)。更具体地，优选地，所述表面高浓度沟道区30形成在栅极结构10的漏极侧的阱区100表面(栅极结构10的源极侧不会形成表面高浓度沟道区30)。优选地，倾斜离子注入的倾角介于25～45度之间。优选地，倾斜离子注入的倾角为25度、30度、35度、40度和45度中的一个。优选地，倾斜离子注入的注入能量被选择为使得表面高浓度沟道区30的深度不大于阱区100的深度。而且优选地，倾斜离子注入的注入剂量为阱区100形成时的注入剂量的1/3～1/2。第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构10两侧在阱区100表层形成源极区域40和漏极区域50。由于第二步骤导致器件沟道靠近漏极的区域浓度较大，抑制了轻掺杂源漏、源漏掺杂离子向沟道区域的扩散，从而减小了漏极与栅极的交叠面积大小，有效降低GIDL漏电。而且，由于在只是在沟道靠近漏端的局部区域进行低浓度掺杂，因此器件的有效沟道长度(Effective Channel Length)基本较小，器件的其他性能得以保持。例如其中，源极区域40包括源极轻掺杂扩散区域和源极重掺杂区域，漏极区域50包括漏极轻掺杂扩散区域和漏极重掺杂区域。现在参考图4来描述采用上述方法形成的根据本专利技术优选实施例的非均匀沟道掺杂器件。如图4所示，根据本专利技术优选实施例的非均匀沟道掺杂器件包括：在衬底中形成的阱区100以及浅沟槽隔离20、在阱区100表面形成的具有栅极侧墙的栅极结构10、在栅极结构10两侧在阱区100表层形成的源极区域40和漏极区
域50、以及形成在栅极结构10一侧的阱区100表面的表面高浓度沟道区30。同样，优选地，所述表面高浓度沟道区30形成在栅极结构10的漏极侧的阱区100表面。本专利技术提出一种非均与掺杂沟道的新型器件结构和制作方法。采用倾斜离子注入技术形成沟道靠近漏极区区域的表面高掺杂，从而形成非均匀沟道，限制漏极与栅极的交叠区域面积，压制栅极诱导漏极漏电区域，从而达到减小该机理形成的漏电电流。而且，本专利技术的方法不需增加额外光罩，不会导致成本大幅提高。需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本专利技术已以较佳实施例披露如上，然而上述实施例并非用以限定本专利技术。对于任何熟悉本领域的技术人员而言，在不脱离本专利技术技术方案范围情况下，都可利用上述揭示的
技术实现思路
对本专利技术技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实本文档来自技高网...

【技术保护点】
一种改善栅极诱导漏极漏电的方法，其特征在于包括：第一步骤：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；第二步骤：采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。

【技术特征摘要】
1.一种改善栅极诱导漏极漏电的方法，其特征在于包括：第一步骤：在衬底中形成阱区以及浅沟槽隔离，在阱区表面形成具有栅极侧墙的栅极结构；第二步骤：采用与阱区的掺杂离子同型的元素进行倾斜离子注入以形成表面高浓度沟道区；第三步骤：执行源漏轻掺杂、源漏重掺杂以及退火工艺以便在栅极结构两侧在阱区表层形成源极区域和漏极区域。2.根据权利要求1所述的改善栅极诱导漏极漏电的方法，其特征在于，所述表面高浓度沟道区形成在栅极结构一侧的阱区表面。3.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，所述表面高浓度沟道区形成在栅极结构的漏极侧的阱区表面。4.根据权利要求1或2所述的改善栅极诱导漏极漏电的方法，其特征在于，倾斜离子注入的倾角介于25～45度之间。5.根据权利要求1或2所述的改善栅极诱导漏...

【专利技术属性】
技术研发人员：颜丙勇，杜宏亮，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31