在所描述的实例中，集成电路(100)经形成以包含具有第一极性的第一MOS晶体管(104)，及具有第二、相反极性的第二MOS晶体管(106)。在所述第一MOS晶体管(104)及所述第二MOS晶体管(106)上方形成硅掺杂的氮化硼层(136)。将所述硅掺杂的氮化硼层(136)从所述第一MOS晶体管(104)上方移除。邻近所述第一MOS晶体管(104)的间隔片(146)而形成外延源极及漏极区域(156)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及集成电路，且尤其涉及集成电路中的金属氧化物半导体(M0S)晶体管。
技术介绍
通过在M0S晶体管的一个极性的源极/漏极区域中生长外延半导体材料可形成集成电路。由电介质材料的硬掩模可将所述经外延生长的材料与M0S晶体管的相反极性隔离。在不损坏或消耗底层的情况下，在外延生长之前图案化所述硬掩模且在外延生长之后移除所述硬掩模可能是成问题的。维持晶体管的源极/漏极区域中的外延半导体材料之间的所需的间距一致性也可能是成问题的。
技术实现思路
在所描述的实例中，集成电路经形成以包含具有第一极性的第一 M0S晶体管，及具有第二(相反)极性的第二 M0S晶体管。在所述第一 M0S晶体管及所述第二 M0S晶体管上方形成硅掺杂的氮化硼层。将所述硅掺杂的氮化硼层从所述第一 M0S晶体管上方移除。邻近所述第一 M0S晶体管的源极/漏极间隔片而形成外延源极及漏极区域。【附图说明】图1A到1H为在实例制造序列的连续阶段中描绘的集成电路的横截面图。图2A到2D为在另一实例制造序列的连续阶段中描绘的集成电路的横截面图。图3A到3F为在另一实例制造序列的连续阶段中描绘的集成电路的横截面图。【具体实施方式】集成电路经形成以包含第一极性M0S晶体管及第二(相反)极性M0S晶体管。在所述第一极性M0S晶体管及所述第二极性M0S晶体管上方形成具有1原子百分比到30原子百分比的硅的硅掺杂的氮化硼(SixBN)的硬掩模。为了本专利技术的目的，术语SixBN表示具有硅的原子分率X的硅掺杂的氮化硼。将所述硬掩模从所述第一极性M0S晶体管的源极/漏极区域移除且将其留在所述第二极性M0S晶体管上方。在SixBN硬掩模中具有至少1原子百分比的硅(与无硅氮化硼相比较)提供更好的对底层材料(例如，硅及二氧化硅)的蚀刻选择性。当所述硬掩模在合适位置中时，半导体材料在所述第一极性M0S晶体管的源极/漏极区域处外延生长。随后，将所述硬掩模从所述第二极性M0S晶体管移除。在SixBN硬掩模中具有小于30原子百分比的硅合意地抑制所述硬掩模上的半导体材料的外延生长。所述硬掩模可留在所述第一极性M0S晶体管的侧壁上以在所述外延生长过程期间形成外延间隔片。替代地，可将所述硬掩模从所述第一极性M0S晶体管的侧壁移除。在所述外延生长过程之前，所述第一极性M0S晶体管的源极/漏极区域可经蚀刻以形成源极/漏极腔，使得所述外延半导体材料延伸到集成电路的衬底中在接近所述第一极性M0S晶体管的栅极处。替代地，所述外延半导体材料可在所述衬底的顶表面之上生长。参考图1A，集成电路100在衬底102中且在衬底102上形成，衬底102包含半导体材料。举例来说，衬底102可为单晶硅晶片、绝缘体上硅(SOI)晶片、具有不同晶体定向的区域的混合定向技术(HOT)晶片，或适用于集成电路100的制造的其它材料。集成电路100包含用于第一极性M0S晶体管104 (在此实例中其为P沟道金属氧化物半导体(PM0S)晶体管104)及第二(相反)极性M0S晶体管106 (在此实例中其为η沟道金属氧化物半导体(NM0S)晶体管106)的区域。PM0S晶体管104及NM0S晶体管106可由位于衬底102的顶表面处的场氧化物108来横向隔离。举例来说，可通过浅沟槽隔离(STI)过程来形成场氧化物108。PM0S晶体管104包含:第一栅极电介质层110，其在衬底102的顶表面处形成；及第一栅极112，其在第一栅极电介质层110上方形成。第一栅极电介质层110及第一栅极112可分别为热生长二氧化硅及多晶硅的牺牲元件，其稍后在制造序列中将由高k栅极电介质层及金属栅极替代。替代地，第一栅极电介质层110及第一栅极112可为PM0S晶体管104的永久元件。栅极硬掩模材料114可在第一栅极112上方存在。PM0S晶体管104还包含在衬底102中邻近第一栅极112且下层叠覆第一栅极112而形成的p型轻微掺杂漏极(PLDD)区域116。PM0S晶体管104进一步包含在第一栅极112的横向表面上的第一源极/漏极(S/D)间隔片118。举例来说，第一 S/D间隔片118可包含二氧化硅的第一间隔片层120及氮化硅的第二间隔片层122。第一 S/D间隔片118的其它配置(例如，二氧化硅及/或氮化硅的额外层)在此实例的范围内。第一 S/D间隔片118的至少部分(例如，第二间隔片层122)在PLDD区域116之后形成。类似地，NM0S晶体管106包含:第二栅极电介质层124，其在衬底102的顶表面处形成；及第二栅极126，其在第二栅极电介质层124上方形成。第二栅极电介质层124及第二栅极126可为牺牲元件或NM0S晶体管106的永久元件。第二栅极电介质层124及第二栅极126可与PM0S晶体管104的第一栅极电介质层110及第一栅极112同时形成。栅极硬掩模材料114可在第二栅极126上方存在。NM0S晶体管106还包含在衬底102中邻近第二栅极126且下层叠覆第二栅极126而形成的η型轻微掺杂漏极(NLDD)区域128。NM0S晶体管106进一步包含在第二栅极126的横向表面上的第二 S/D间隔片130。举例来说，第二 S/D间隔片130可包含二氧化硅的第一间隔片层132及氮化硅的第二间隔片层134。第二 S/D间隔片130的其它配置在此实例的范围内。第二 S/D间隔片130的至少部分在NLDD区域128之后形成。第二 S/D间隔片130的至少部分(例如，第二间隔片层134)可与PM0S晶体管104的第一 S/D间隔片118的对应元件同时形成。SixBN的层136在PM0S晶体管104及NM0S晶体管106上方形成。SixBN的层136包含1原子百分比的硅到30原子百分比的硅，且为10纳米到80纳米厚。在此实例的一个版本中，SixBN的层136包含4原子百分比的硅到16原子百分比的硅。SixBN的层136可为实质上非晶的，或可具有微晶结构的某一分率。在一个实例中，可使用等离子体增强的化学气相沉积(PECVD)过程来形成SixBN的层136，所述PECVD过程具有在330°C到450 °C且1到10托尔的运载气体中的乙硼烷(B2H6)、硅烷(SiH4)及氨(NH3)，其具有lW/cm2到3ff/cm 2的RF功率密度。取决于Si XBN的层136中的硅的所需浓度，硅烷的流动速率与乙硼烷的流动速率的比可为1:30到1:2。与其它过程相比较，PECVD过程可有利地提供在较低温度下的低应力层。在另一实例中，可使用原子层沉积(ALD)过程来形成SixBN的层136，所述ALD过程具有在600°C到650°C的三氯化硼(BC13)、二氯甲硅烷(SiH2Cl2)及氨。与PECVD过程相比较，ALD过程可有利地提供更保形的层。用以形成SixBN的层136的其它过程(例如，金属有机化学气相沉积(M0CVD))在此实例的范围内。蚀刻掩模材料138的任选层可在SixBN的层136上方形成。举例来说，蚀刻掩模材料138的层可包含:二氧化硅，其通过PECVD过程使用硅烷及氧或使用正硅酸乙酯(也被称作四乙氧基硅烷或TE0S)而形成；无定形碳，其通过使用脂肪烃的PECVD过程而形成；钛，其通过溅射而形成；及/或氮化钛，其通过含氮环境或ALD本文档来自技高网...
【技术保护点】
一种形成集成电路的方法，所述方法包括：提供包含半导体的衬底；在所述衬底上形成具有第一极性的第一金属氧化物半导体MOS晶体管；在所述衬底上形成具有第二、相反极性的第二MOS晶体管；在所述第一MOS晶体管及所述第二MOS晶体管上方形成硅掺杂的氮化硼层，所述硅掺杂的氮化硼层具有1原子百分比到30原子百分比的硅；将所述硅掺杂的氮化硼层从所述第一MOS晶体管上方移除；以及在所述衬底上邻近所述第一MOS晶体管的源极/漏极S/D间隔片处形成外延源极及漏极区域，所述S/D间隔片安置在所述第一MOS晶体管的栅极的横向表面上。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：大卫·杰拉尔德·法贝儿，汤姆·利，布莱恩·K·柯克帕特里克，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US
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