本发明专利技术涉及具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道。描述的实施例包括具有金属源极/漏极的应变晶体管量子阱(QW)沟道区以及共形再生长源极/漏极，以在MOS沟道区中赋予单轴应变。可以利用晶格间距与沟道材料的晶格间距不同的结材料填充沟道层的被去除部分，以除了双轴应变之外，在沟道中导致单轴应变，双轴应变是由量子阱的顶部势垒层和底部缓冲层在沟道层中导致的。
【技术实现步骤摘要】
【专利说明】具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道本申请是申请日为2009年12月23日、专利技术名称为“具有由金属源极/漏极和共形再生长源极/漏极导致的单轴应变的量子阱MOSFET沟道”的专利申请200980157706.6的分案申请。
电路器件以及电路器件的制造和结构
技术介绍
提高衬底上电路器件(例如，半导体(例如硅)衬底上的集成电路(I C)晶体管、电阻器、电容器等)的性能通常是设计、制造和操作那些器件期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体(M0S)晶体管器件，例如互补金属氧化物半导体(CMOS)中使用的那些晶体管器件时，常常希望增强电子在N型M0S器件(n-MOS)沟道中的运动并增强带正电空穴在P型M0S器件(p-MOS)沟道中的运动。评估器件性能中的关键参数是在给定设计电压下输送的电流。这个参数通称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受到包括晶体管的沟道迀移率和外部电阻的因素影响。于是，器件性能受到沟道迀移率(例如，源极和漏极之间沟道中的载流子迀移率)和外部电阻(Rext)(例如，在源极接触和漏极接触之间看到的外部电阻)的影响。晶体管的沟道区中的载流子(即空穴和电子)迀移率可能受到沟道材料组成、掺杂和应变(例如拉应变或压应变)的影响。更大的载流子迀移率直接转化成给定设计电压和栅极长度的更大驱动电流。可以通过使沟道区的晶格发生应变来增大载流子迀移率。对于P-M0S器件，通过在晶体管的沟道区中产生压应变来提高载流子迀移率(即空穴迀移率)。对于n-MOS器件，通过在晶体管的沟道区中产生拉应变来提高载流子迀移率(即电子迀移率)。Rext可能受到沟道材料组成、掺杂和应变的影响。Rext也可能受到源极/漏极材料组成和掺杂；源极/漏极接触组成和掺杂；以及源极/漏极接触与源极和漏极材料之间的界面的影响。可以将外部电阻称为如下之和:(1)与欧姆接触(金属到半导体和半导体到金属)相关联的电阻，(2)源极/漏极区域自身之内的电阻，(3)沟道区和源极/漏极区域之间的区域(即，尖端区域)的电阻，以及(4)初始衬底-外延层界面位置由于杂质(碳，氮，氧)污染导致的界面电阻。—些晶体管使用了“量子阱”(QW)，例如在源极和漏极之间。量子阱是如下概念:包括沟道“堆栈”的设计，以限制MOSFET器件参与输运的载流子的能量区域。在这里，限制的能量区域(例如层)是在顶层和底层之间界定的较低带隙的区域，顶层和底层均具有更高带隙。例如，量子阱可以包括两层硅之间的一层锗(Ge)或一层硅锗(SiGe)。或者，量子阱可以包括磷化铟(InP)顶层和砷化铟铝(InAlAs)底层之间的一层铟砷化镓(InGaAs)。在每种情况下，可以将顶层描述为“缓冲”和/或顶部“势皇”层，以提供载流子在“沟道”层中的限制，还使栅极堆栈中的缺陷对沟道(例如，对于掩埋沟道结构)中载流子迀移率的散射效应最小化。而且，可以将底层描述为底部“缓冲”层，从而提供载流子在“沟道”层(例如顶层)中的限制，还通过将沟道与体(例如，对于SOI那样的方案)绝缘来改善静电完整性。在底部缓冲层下方可以是衬底。衬底可以是体类型的衬底或绝缘体上硅(SOI)衬底。衬底可以包括QW底部缓冲下方的渐变缓冲。渐变缓冲下方可以是另一缓冲层或衬底层，例如硅处理晶片。或者，在底部势皇下方可以是绝缘层，然后是衬底，例如形成绝缘体上硅(SOI)或绝缘体上异质结构(Η0Ι)结构。通常，可以将QW底部缓冲层下方的层描述为衬底或衬底的一部分。【附图说明】图1是具有量子阱、栅极电介质和栅极电极的衬底一部分的示意截面图。图2是形成层间电介质(ILD)并形成通过ILD到达沟道材料的接触开口之后的图1的不意衬底。图3示出了在沟道材料中形成额外开口之后的图2的衬底。图4示出了在底部缓冲上以及在沟道材料中的开口中形成硅化物材料之后的图3的衬底。图5示出了对硅化物和沟道材料进行热处理之后的图4的衬底。图6是曲线图，示出了具有双轴压应变和额外的单轴压应变的量子阱的模拟结果。图7是具有量子阱的衬底一部分的示意截面图。图8是形成通过顶部势皇和沟道层的源极和漏极开口之后的图7的示意衬底。图9示出了在低温下在源极和漏极开口中形成再生长共形渐变的沟道材料并具有比沟道更大的晶格常数以在沟道中导致单轴应变的图8的衬底。图10示出了形成尖端；间隔体;源极/漏极材料上的源极/漏极金属；以及栅极电极之后的图9的衬底。图11示出了结合了图5或图10的衬底的代表性CMOS结构。【具体实施方式】局部应变的晶体管量子阱(QW)沟道区可以由金属源极/漏极实现，并且共形地再生长源极漏极，以在M0S晶体管的沟道区中赋予单轴应变。这样的工艺流程可能涉及到清除衬底中量子阱的沟道层的一部分(以及沟道层上方的层)，以形成衬底中与沟道量子阱相邻的结区。然后可以在结区中形成一定厚度的结材料，其中结材料的晶格间距与沟道层的沟道材料的晶格间距不同并在结区之间的沟道层中导致单轴应变。在一些实施例中，这种单轴应变可以是沟道层中由量子阱的顶部势皇层和底部缓冲层导致的双轴应变之外的。具体而言，沟道层可以形成于底部缓冲层上，顶部势皇层可以形成于沟道层上，其中顶部势皇层和底部缓冲层均具有晶格间距与沟道材料的晶格间距不同的材料，且均导致除了单轴应变之外的沟道层中的双轴应变。例如，根据参考图1-6描述的一些实施例，可以由金属源极/漏极实现局部应变的晶体管量子阱(QW)沟道区。图1是具有量子阱、栅极电介质和栅极电极的衬底一部分的示意截面图。图1示出了设备100，设备100包括衬底120，具有形成于衬底量子阱(QW)124的顶表面125上的栅极电介质144。栅极电极190形成于栅极电介质144上。QW 124包括形成于沟道层134上或接触沟道层134的顶部势皇或缓冲层132，顶部势皇或缓冲层132是或包括具有厚度T1的势皇材料。沟道层134是或包括形成于缓冲层136上或接触缓冲层136的厚度为T2的沟道材料。缓冲层136由缓冲材料制成或包括缓冲材料，具有厚度T3。缓冲层136可以形成于衬底120上或接触衬底120。栅极电介质144可以形成于层132上或接触层132。层132的表面170被示为在栅极电极190下方延伸。例如可以在半导体晶体管制造过程中进一步处理上述设备100及其部件(该制造过程涉及到一个或多个处理室)，以变成或是QW p-MOS或n-MOS晶体管的部分(例如，通过作为CMOS器件的部分)。例如，衬底120可以包括多晶硅、单晶硅，由它们形成，利用它们沉积或从它们生长，或利用用于形成硅或其他材料基部或衬底(例如硅晶片)的各种其他适当技术来形成。例如，根据实施例，衬底120可以通过生长单晶硅衬底基部形成，或者可以通过各种适当的硅或硅合金材料的充分化学气相淀积(CVD)形成。还考虑衬底120可以包括一层或多层弛豫的、非弛豫的、渐变的和/或非渐变的硅合金材料。应该意识到，可以将本领域已知用于量子阱器件的其他衬底用于衬底120。如图1所示，衬底120包括QW 124。量子阱124包括沟道(例如层134或沟道534)，以限制参与MOSFET器件的输运的载流子的能量区域。在这里，限制的能量区域(例如沟道)本文档来自技高网...
【技术保护点】
一种方法，包括：去除衬底中量子阱的顶部势垒层和沟道层的第一部分以形成第一结区，并去除所述顶部势垒层和沟道层的不同的第二部分以形成所述衬底中的第二结区；以及在所述第一结区和所述第二结区中形成一定厚度的结材料；其中所述结材料具有与所述沟道层的沟道材料的晶格间距不同的晶格间距，并且在所述第一结区和所述第二结区之间的所述沟道层的第三部分中导致单轴应变。
【技术特征摘要】
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【专利技术属性】
技术研发人员：M·胡代特，R·皮拉里塞泰，M·拉多萨夫列维奇，G·德维，T·拉克希特，J·卡瓦列罗斯，W·蔡，P·马吉，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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