设计的用于n型MOSFET的源极/漏极区制造技术

本文公开了设计的用于n型MOSFET的源级/漏极区以及具有场效应晶体管的集成电路器件，该场效应晶体管包括具有第一层和第二层的源极区和漏极区。在沟道区的平面下方形成第一层。第一层包括掺杂硅和碳，其晶格结构小于硅的晶格结构。第二层形成在第一层上方并高出沟道区的平面。第二层由含有掺杂外延生长硅的材料形成。第二层的碳原子分数小于第一层的碳原子分数的一半。第一层在沟道区的表面下方形成至少10nm的深度。这种结构促进了形成浅结的源极/漏极延伸区的形成。这种器件提供了具有低阻抗的源极和漏极同时相对更能够抵抗短沟道效应。

【技术实现步骤摘要】
设计的用于η型MOSFET的源极/漏极区
[0001 ] 本专利技术涉及具有η型MOSFET的集成电路器件及其制造方法。
技术介绍
随着集成电路器件的按比例缩小，设计师们面临着在短沟道效应与源极/漏极阻抗之间作出权衡。用以减小阻抗的更重的源极/漏极掺杂增大了结深和相关的短沟道效应。
技术实现思路
根据本专利技术的一个方面，提供了一种集成电路器件，包括:半导体主体，含有晶体硅；场效应晶体管，形成在半导体主体上，晶体管包括栅极、源极区、漏极区和沟道区，沟道区具有表面；第一层，包括在源极区和漏极区中且位于沟道表面所处平面的下方，第一层包括掺杂SiC并且第一层的晶格结构小于娃的晶格结构；以及第二层，位于第一层上方，第二层包括掺杂外延生长硅，第二层的一部分高出沟道表面所处的平面；其中，第二层的碳原子分数小于第一层的碳原子分数的一半；以及其中，第一层的一部分位于沟道表面所处平面的下方至少10nm。优选地，第一层的碳原子分数在约1%至约2.5%的范围内。优选地，第二层的磷浓度在2.5e20atom/cm3至le22atom/cm3的范围内，以及第一层的憐浓度小于2.5e20atom/cm3。优选地，第二层比沟道区的表面高至少10nm。优选地，第二层延伸到沟道区的表面下方至少2nm的深度。优选地，第二层位于沟道区的表面下方的部分的厚度为第一层的厚度的1/3到1/20。优选地，第一层覆盖沟道区的侧壁，从而第一层的厚度将第二层与沟道区隔开至少 3nm。优选地，源极区和漏极区包括在栅极下方具有5nm以下深度的扩散掺杂延伸区。优选地，在源极区和漏极区内紧邻沟道区的区域具有磷浓度梯度，磷浓度梯度表明这些区域通过来自第二层的磷扩散而掺杂了磷。根据本专利技术的另一方面，提供了一种形成集成电路器件的方法，包括:提供半导体主体；在主体上形成栅极或伪栅极的堆叠件；图案化堆叠件以从源极区和漏极区中去除栅极的堆叠件，同时保留主体区上方将为栅极提供沟道区的图案化的堆叠件；在栅极的侧壁周围形成间隔件；在源极区和漏极区中的半导体主体中蚀刻沟槽；通过旋回沉积和蚀刻在沟槽中形成第一层，第一层包括娃、碳和磷；通过外延生长在第一层上方形成第二层，第二层包括硅和磷，第一层和第二层为晶体管提供源极区和漏极区；以及进行热退火以使磷至少从第二层扩散，扩散的磷决定源极区和漏极区与沟道区之间P-n结的位置。优选地，磷从第二层扩散的速率快于从第一层扩散的速率。优选地，蚀刻沟槽包括各向异性湿蚀刻。优选地，第一层的碳原子分数为1%至2.5% ;以及第二层的碳原子分数小于第一层的碳原子分数的一半。优选地,第二层的磷浓度为2.5e20atom/cm3到le22atom/cm3 ;以及第一层的磷浓度小于第二层的磷浓度。优选地，第二层高出沟道区的表面至少10nm。优选地，第二层延伸至沟道区的表面下方至少2nm的深度。优选地，与沟槽至少部分共形地沉积第一层，从而第一层覆盖沟槽的侧面至少3nm的厚度。优选地，第二层位于沟道区的表面下方的部分的厚度为第一层的厚度的1/3到1/20。优选地，沟槽在沟道区的表面下方形成为至少1nm的深度。优选地，热退火包括加热至950°C至1300°C范围内的温度，并且维持该温度不超过15毫秒。【附图说明】图1是根据一个实施例的示例性工艺的流程图。图2至图8提供了根据一个实施例的处于各个制造阶段的示例性器件的截面图。【具体实施方式】本专利技术提供了集成电路器件。该器件包括半导体主体，其通常包含晶体硅。形成在半导体主体上的场效应晶体管包括形成在半导体主体中的沟道区。晶体管的源极区和漏极区包括第一层和第二层。第一层形成在沟道区的顶面所处平面的下方。第一层由含有掺杂SiC的材料形成，其中掺杂SiC的晶格结构小于硅的晶格结构。第二层形成在第一层上方并高出沟道区的顶面所处的平面。第二层由含有掺杂外延生长硅的材料形成。第二层的碳原子分数小于第一层的碳原子分数的一半。在一个实施例中，第一层在沟道区表面下方形成至少1nm的深度。这种结构利于形成非常浅的结的源极/漏极延伸区的形成。这种器件提供了具有低阻抗的源极和漏极，同时相对更能够抵抗短沟道效应。本专利技术还提供了一种形成集成电路器件的方法。该方法包括:提供半导体主体以及在主体上形成堆叠件。该方法包括先栅极和后栅极工艺的实施例，并且堆叠件相应地为栅极堆叠件或者伪栅极堆叠件。图案化堆叠件，以从针对栅极的源极区和漏极区中去除堆叠件同时保留主体区上方的堆叠件，其将为栅极提供沟道区。在栅极位置的侧面形成间隔件。在源极区和漏极区中的半导体主体中形成沟槽。在一个实施例中，通过旋回沉积和蚀刻在沟槽中形成第一层。第一层包括硅、碳和磷。在一个实施例中，通过外延生长在第一层上方形成第二层。第二层包括硅和磷。第一层和第二层为晶体管提供源极区和漏极区。热退火使磷至少从第二层扩散。扩散的磷决定源极区和漏极区与沟道区之间P-n结的位置。图1示出了用于制造器件200的方法100的流程图。图2至图8提供了处于各个制造阶段的器件200的截面图。应该理解，可以在所示方法100示出的操作之前、期间以及之后进行额外的处理以完成器件200的形成。工艺100开始于操作101，在半导体主体201上提供堆叠件210。半导体主体201可以包括晶体硅(掺杂或非掺杂的)、或者绝缘体上半导体(SOI)结构。通常，SOI结构包括位于绝缘层上方的半导体材料层，诸如晶体硅。例如，绝缘层可以是隐埋氧化物(BOX)层或氧化硅层。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层衬底或梯度衬底的其他半导体主体。半导体的结晶部分可以可选地为Ge、SiGe, II1-V族材料等。堆叠件210是用于栅极堆叠件或者伪栅极堆叠件的一层或多层。图2至图8提供了栅极堆叠件210包括三层的实例，包括介电层203、电极层205以及硬掩模层207。考虑到缩减的关键尺寸，器件200可以使用高k电介质和金属电极来代替更传统的栅极材料。用于栅电极的合适金属可能会受到形成源极区和漏极区的加工的不良影响。可以通过使用替代栅极(后栅极)工艺来避免这种损坏。在一些实施例中，工艺100是替代栅极工艺。在替代栅极工艺中，由诸如多晶硅的牺牲材料代替电极金属来形成栅极堆叠件210。可选地，介电层203的位置还可以具有牺牲材料。在上述替代栅极工艺中，在操作113热退火之后，去除牺牲材料并沉积期望的栅极材料。图1的工艺100继续进行操作103，图案化堆叠件210。图案化限定了栅极211的位置并从源极区和漏极区212中去除栅极堆叠件210。图案化通常包括:提供光刻掩模209 ;进行光刻来图案化掩模；以及进行蚀刻以将掩模的图案转移到下面的层。去除光刻掩模209，从而形成图3所示的结构。工艺100继续进行操作105，如图4所示，邻近栅极位置211形成间隔件215。可以通过沉积和图案化介电层来形成间隔件215。在一些实施例中，间隔件215包括位于二氧化硅层上的氮化硅层。在可选实施例中，间隔件215包括一层或多层合适的材料。合适的材料可以包括例如二氧化硅、氮化硅、氮氧化硅(S1N)。可以使用任何合适的技术来沉积间隔件材料。例如，合适的技术可以包括等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD )、次大气压化学汽相本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：半导体主体，含有晶体硅；场效应晶体管，形成在所述半导体主体上，所述晶体管包括栅极、源极区、漏极区和沟道区，所述沟道区具有表面；第一层，包括在所述源极区和所述漏极区中且位于所述沟道表面所处平面的下方，所述第一层包括掺杂SiC并且所述第一层的晶格结构小于硅的晶格结构；以及第二层，位于所述第一层上方，所述第二层包括掺杂外延生长硅，所述第二层的一部分高出所述沟道表面所处的平面；其中，所述第二层的碳原子分数小于所述第一层的碳原子分数的一半；以及其中，所述第一层的一部分位于所述沟道表面所处平面的下方至少10nm。

【技术特征摘要】
2013.03.07 US 13/788,5241.一种集成电路器件，包括: 半导体主体，含有晶体硅； 场效应晶体管，形成在所述半导体主体上，所述晶体管包括栅极、源极区、漏极区和沟道区，所述沟道区具有表面； 第一层，包括在所述源极区和所述漏极区中且位于所述沟道表面所处平面的下方，所述第一层包括掺杂SiC并且所述第一层的晶格结构小于娃的晶格结构；以及 第二层，位于所述第一层上方，所述第二层包括掺杂外延生长硅，所述第二层的一部分高出所述沟道表面所处的平面； 其中，所述第二层的碳原子分数小于所述第一层的碳原子分数的一半；以及 其中，所述第一层的一部分位于所述沟道表面所处平面的下方至少10nm。2.根据权利要求1所述的集成电路器件，其中，所述第一层的碳原子分数在约1%至约2.5%的范围内。3.根据权利要求1所述的集成电路器件，其中: 所述第二层的磷浓度在2.5e20atom/cm3至le22atom/cm3的范围内，以及 所述第一层的磷浓度小于2.5e20atom/cm3。4.根据权利要求1所述的集成电路器件，其中，所述第二层比所述沟道区的表面高至少 10nm。5.根据权利要求4所述的集成电路器件，其中，所述第二层延伸到所述沟道区的表面下方至少2nm的深度。6.根据权利要求5所述...

【专利技术属性】
技术研发人员：吕伟元，舒丽丽，黃俊鸿，李启弘，陈志辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71