一种垂直纳米线晶体管的集成方法技术

本发明专利技术公开了一种垂直纳米线晶体管的集成方法，属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域。该方法结合图形化外延和侧壁替代栅以实现垂直纳米线晶体管集成，与现有的通过刻蚀形成垂直纳米线沟道的方法相比，能够精确地控制器件沟道的截面积大小和形貌，提高器件的特性的一致性；避免了现有方法中沟道形成过程中的刻蚀损伤，提高了器件的性能。

【技术实现步骤摘要】

本专利技术属于超大规模集成电路制造
，涉及一种结合图形化外延和侧壁替代栅以实现垂直纳米线晶体管集成的方法。
技术介绍
当半导体器件进入22nm技术代后，以鱼鳍型场效应晶体管(FinFET)为代表的水平沟道三维多栅器件(Mult1-gate MOSFET，MuGFET)，以其出众的抑制短沟效应能力，高集成密度，与传统CMOS工艺兼容等优点，成为半导体器件的主流。但是，在向更小尺寸技术节点迈进时，水平沟道三维多栅器件又面临接触孔的间距难以缩小(限制了集成密度的提高)、复杂形貌上的栅刻蚀等挑战。因此，垂直沟道围栅器件因其具有更高的集成密度、与新型存储器(如RRAM等)混合集成的潜力等优势，而备受关注。目前，见诸报道的垂直纳米线器件的集成方案主要是B.Yang等提出的基于刻蚀形成沟道的方法:该方法在体硅衬底上通过刻蚀形成了直径20nm，高宽比大于50:1的垂直沟道，并通过注入形成器件的源漏，使用传统氧化硅介质和多晶硅栅电极。但是，如利用该方法形成于更小尺寸的垂直纳米线沟道器件时，则会出现如下问题:通过刻蚀的方法形成更小直径且大高宽比的垂直沟道，其本身对刻蚀工艺提出很大挑战，且刻蚀形成的沟道截面形貌难以控制，造成器件特性一致性的退化；刻蚀造成的沟道损伤，引起器件性能的进一步退化；该方法形成的器件上有源区为刻蚀形成的垂直纳米线的一部分，其截面积随器件尺寸缩小而缩小，因此通过注入的方法在该区域难以进行重掺杂，且器件间该区域的杂质浓度涨落随器件尺寸缩小而增加；该集成方案难以使用后栅工艺，限制了器件性能的提升；因此，业界急需一种实现小尺寸垂直沟道纳米线晶体管的集成方法。
技术实现思路
针对以上问题，本专利技术提供一种结合图形化外延和侧壁替代栅的垂直纳米线晶体管集成方法，以改善现有的公知技术，如图1所示，包括如下步骤:A.提供一半导体衬底，并形成器件之间的隔离；B.形成器件的重掺杂的下有源区，该下有源区即垂直晶体管的下方的源端(或漏端);C.淀积假栅叠层；具体实现步骤如下:C1.淀积一层介质作SDE掩膜层1，其厚度定义了器件的源漏延伸区SDE(即LDD)的长度；C2.淀积一层介质作假栅层，其厚度定义了器件的沟道长度Lg ;C3.淀积一层介质作SDE掩膜层2，其厚度定义了器件的源漏延伸区SDE(即LDD)的长度；其中，SDE掩膜层1与SDE掩膜层2的材料相同，与假栅层材料相异。并且要求假栅层材料对SDE掩膜层1的各向同性刻蚀选择比大于5:1，以保证在F4中通过各向同性刻蚀去除假栅层时不损伤SDE掩膜层1与SDE掩膜层2 ;D.通过图形化外延形成沟道；具体实现步骤如下:D1.通过光刻定义沟道外延窗口，其大小、形状决定了器件沟道截面的大小、形状；D2.通过各向异性刻蚀形成沟道外延窗口，窗口底部露出器件的重掺杂下有源区；D3.通过外延形成器件的沟道，并通过CMP去除超出SDE掩膜层2上表面的外延沟道材料，实现平坦化；E.通过图形化外延形成器件的重掺杂的上有源区，该上有源区即垂直晶体管上方的漏端(或源端)；具体实现步骤如下:E1.淀积一层介质作硬掩膜，通过光刻、各向异性刻蚀露出NM0S的沟道；E2.通过原位掺杂外延形成NM0S的重掺杂上有源区；E3.去除硬掩膜；E4.淀积一层介质作硬掩膜，通过光刻、各向异性刻蚀露出PM0S的沟道；E5.通过原位掺杂外延形成PM0S的重掺杂上有源区；E6.去除硬掩膜；E7.通过退火工艺激活源漏杂质，并使源漏杂质扩散进入SDE区形成LDD ;其中，E1与E4中所述硬掩膜材料与SDE掩膜层2的材料不同，且要求该硬掩膜材料对SDE掩膜层2的材料和外延沟道材料的各向异性刻蚀选择比大于5:1，以保证在通过各向异性刻蚀去除该硬掩膜时，不损伤SDE掩膜层2与外延沟道；F.去除假栅，淀积HKMG并形成栅电极；具体实现步骤如下:F1.淀积一层介质作顶部掩膜层；F2.通过光刻定义栅电极；F3.通过各向异性刻蚀，露出SDE掩膜层1的上表面；F4.通过各向同性刻蚀，去除整个假栅层；F5.依次淀积高K介质(High-K，HK)和金属栅(Metal-Gate，MG)材料；F6.通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HKMG材料，露出SDE掩膜层1的上表面；其中，F1中所述顶部掩膜层材料与假栅层不同，并且要求假栅层材料对该顶部掩膜层的各向同性刻蚀选择比大于5:1，以保证在F4中通过各向同性刻蚀去除假栅层时不损伤该顶部掩膜层；F1中所述顶部掩膜层厚度应足够厚，以保证F6中通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HKMG材料，露出SDE掩膜层1的上表面后，在器件的上有源区上该顶部掩膜层仍有剩余；H.形成器件各端的金属接触；具体实现步骤如下:H1.淀积一层介质作层间隔离，并通过CMP实现平坦化；H2.通过光刻、各向异性刻蚀形成器件各端的接触孔；H3.在各接触孔中填充金属Metal 0;H4.通过对金属Metal 0进行CMP，实现器件之间的导电层分离，达到器件隔离的效果；1.后续按已公开的后端工艺完成器件集成。进一步地，本专利技术中所述结构参数(如上有源区和下有源区的厚度及掺杂浓度，SDE掩膜层1、SDE掩膜层2、假栅层的厚度，以及HKMG的材料及厚度等)皆根据具体器件性能要求设定；进一步地，A中所述半导体衬底，包括体硅衬底，SOI衬底，体锗衬底，G0I衬底，化合物衬底等；进一步地，A中所述隔离，对于体衬底(体硅、体锗等)，可使用阱隔离加浅槽隔离(Shallow Trench Isolat1n, STI);对于SO1、GOI等衬底，可仅使用浅槽隔离;进一步地，B中所述下有源区可通过注入形成，也可通过图形化的原位掺杂外延形成，优选后者(与注入相比，原位掺杂外延具有更高的杂质浓度，更优化的杂质分布，更小的杂质激活热预算)；进一步地，B、E中所述上有源区与下有源区，二者中何者作器件源端、何者作器件漏端，并无一定之规，可根据器件性能和后续互联的方便进行设定；进一步地，D中所述通过外延形成的器件沟道，其材料可与下有源区材料相同(如在重掺杂的Si下有源区上外延形成Si沟道)，也可与下有源区材料不同(如在N+重掺杂的GeSi下有源区上外延形成Si沟道，在P+重掺杂的GeSi下有源区上外延形成Ge沟道)；可以是非掺杂的，也可通过原位掺杂外延或离子注入的方式形成掺杂的沟道；进一步地，F中所述HKGM材料，要求HK介质与沟道之间、MG与HK之间具有良好的界面特性、良好的热稳定性和化学稳定性，淀积方法优选保形性好的原子层淀积(ALD);进一步地，Η中所述作为导电层的填充金属Metal 0，要求具备低的电阻率，可选择W、Cu等。本专利技术的优点和积极效果如下:1)与现有的通过刻蚀形成垂直纳米线沟道的方法相比，本专利技术提出的结合图形化外延和侧壁替代栅的集成方法，能够精确地控制器件沟道的截面积大小和形貌，提高器件的特性的一致性；避免了现有方法中沟道形成过程中的刻蚀损伤，提高了器件的性能；2)本专利技术能够灵活实现多种材料沟道或源漏的混合集成，这是现有的通过刻蚀形成垂直纳米线沟道的方法难以做到的；3)本专利技术提出的通过原位掺杂外延的方法形成有源区，解决了现有通过注入形成有源区方法中源漏掺杂困难、杂质分布难以控制、源漏杂质激活浓度低等一系列问题，进而提尚本文档来自技高网...

【技术保护点】
一种垂直纳米线晶体管的集成方法，包括如下步骤：A.提供一半导体衬底，并形成器件之间的隔离；B.形成器件的重掺杂的下有源区；C.淀积假栅叠层，具体实现步骤如下：C1.淀积一层介质作第一SDE掩膜层，其厚度定义了器件的源漏延伸区SDE的长度；C2.淀积一层介质作假栅层，其厚度定义了器件的沟道长度Lg；C3.淀积一层介质作第二SDE掩膜层，其厚度定义了器件的源漏延伸区SDE的长度；D.通过图形化外延形成沟道，具体实现步骤如下：D1.通过光刻定义沟道外延窗口，其大小、形状决定了器件沟道截面的大小、形状；D2.通过各向异性刻蚀形成沟道外延窗口，窗口底部露出器件的重掺杂的下有源区；D3.通过外延形成器件的沟道，并通过CMP去除超出SDE掩膜层2上表面的外延沟道材料，实现平坦化；E.通过图形化外延形成器件的重掺杂的上有源区，具体实现步骤如下：E1.淀积一层介质作硬掩膜，通过光刻、各向异性刻蚀露出NMOS的沟道；E2.通过原位掺杂外延形成NMOS的重掺杂的上有源区；E3.去除硬掩膜；E4.淀积一层介质作硬掩膜，通过光刻、各向异性刻蚀露出PMOS的沟道；E5.通过原位掺杂外延形成PMOS的重掺杂的上有源区；E6.去除硬掩膜；E7.通过退火工艺激活源漏杂质，并使源漏杂质扩散进入SDE区形成LDD；F.去除假栅，淀积HKMG并形成栅电极，具体实现步骤如下：F1.淀积一层介质作顶部掩膜层；F2.通过光刻定义栅电极；F3.通过各向异性刻蚀，露出SDE掩膜层1的上表面；F4.通过各向同性刻蚀，去除整个假栅层；F5.依次淀积高K介质和金属栅材料；F6.通过各向异性刻蚀，去除不被顶部掩膜层覆盖的HKMG材料，露出SDE掩膜层1的上表面；H.形成器件各端的金属接触，具体实现步骤如下：H1.淀积一层介质作层间隔离，并通过CMP实现平坦化；H2.通过光刻、各向异性刻蚀形成器件各端的接触孔；H3.在各接触孔中填充金属Metal 0；H4.通过对金属Metal 0进行CMP，实现器件之间的导电层分离，达到器件隔离的效果；I.后续按已公开的后端工艺完成器件集成。...

【技术特征摘要】

【专利技术属性】
技术研发人员：黎明，杨远程，陈珙，樊捷闻，张昊，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11