一种半导体器件及其制作方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制作方法和电子装置，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有若干悬置的第一纳米线，以及位于所述第一纳米线两端的侧墙，在所述侧墙外侧的半导体衬底上形成有源极区域、漏极区域；形成环绕第一纳米线整个外表面的外延层；在所述半导体衬底上形成沿所述第一纳米线的径向方向环绕所述外延层的一部分的栅极结构；对所述源极区域、漏极区域进行掺杂，以分别形成源极、漏极；去除所述侧墙；刻蚀去除所述第一纳米线，保留所述外延层，以形成第二纳米线。根据本发明专利技术的制作方法形成的全环栅纳米线场效应晶体管，具有空心的纳米线结构，可减小漏电流、提高电子迁移率，进而提高器件的整体性能和可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制作方法和电子装置。
技术介绍
全环栅器件由于其优异的短沟道效应和静电控制能力而被广泛的应用和研究。然而随着晶体管尺寸不断缩小，严峻的固有工艺波动就成为器件/电路一致性控制的瓶颈。主要的工艺波动包括：离散的随机杂质波动(RDF)、栅极边缘粗糙度(GER)、线边缘粗糙度(LER)、线宽粗糙度(LWR)、金属栅极颗粒度和随机电报噪声等。对于平面器件主要的工艺波动为离散的随机杂质波动，具有非掺杂鳍片结构的FinFET器件可以适当的降低RDF的影响，然而，为了获得更好的静电控制力需要FinFET器件鳍片的宽度越窄越好，这又会导致线边缘粗糙度(LER)成为主要工艺波动缘由。因此，通过缩小FINFET器件的尺寸来提高性能已面临一些困难，而小尺寸下短沟道效应和栅极漏电流还会破坏晶体管的开关性能。全环栅(Gate-All-Around，简称GAA)硅纳米线(nano-wire)场效应晶体管有望解决上述的问题。一方面，全环栅硅纳米线场效应晶体管中的沟道厚度和宽度都较小，使得栅极更接近于沟道的各个部分，有助于增强晶体管的栅极调制能力，并且由于采用环栅结构，栅极从多个方向对沟道进行调制，进一步增强了栅极的调制能力，改善亚阈值特性。因此，环栅纳米线晶体管可以很好地抑制短沟道效应，使晶体管尺寸得以进一步缩小。另一方面，全环栅硅纳米线场效应晶体管利用自身的细沟道和环栅结构改善栅极调制力和抑制短沟道效应，缓解了减薄栅介质厚度的要求，从而可减小栅极漏电流。此外，纳米线沟道可以不掺杂，减少了沟道内杂质离散分布和库仑散射。对于一维纳米线沟道，由于量子限制效应，沟道内载流子远离表面分布，故载流子输运受表面散射和沟道横向电场影响小，可以获得较高的迁移率。因此，如何进一步优化全环栅硅纳米线场效应晶体管的器件结构和工艺制备方法、提高器件性能、充分体现全环栅硅纳米线场效应晶体管的优势，正是现在国际上MOSFET领域研究的难点和热点。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本专利技术一实施例中提供一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有若干悬置的第一纳米线，以及位于所述第一纳米线两端的侧墙，在所述侧墙外侧的半导体衬底上形成有源极区域、漏极区域；形成环绕所述第一纳米线整个外表面的外延层；在所述半导体衬底上形成沿所述第一纳米线的径向方向环绕所述外延层的一部分的栅极结构；对所述源极区域、漏极区域进行掺杂，以分别形成源极、漏极；去除所述侧墙；刻蚀去除所述第一纳米线，保留所述外延层，以形成第二纳米线。本专利技术另一实施例中提供一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有若干悬置的第一纳米线，以及位于所述第一纳米线两端的侧墙，在所述侧墙外侧的半导体衬底上形成有源极区域、漏极区域；形成环绕所述第一纳米线整个外表面的外延层；刻蚀去除所述第一纳米线，保留所述外延层，以形成第二纳米线；在所述半导体衬底上形成沿所述第二纳米线的径向方向环绕所述第二纳米线的一部分的栅极结构；对所述源极区域、漏极区域进行掺杂，以分别形成源极、漏极；去除所述侧墙。进一步，所述方法还包括在形成所述栅极结构之前在半导体衬底内形成浅沟槽隔离的步骤。进一步，其特征在于，所述第一纳米线的材料包括锗硅，其中硅与锗的摩尔比范围为10:1至1:10。进一步，刻蚀去除所述第一纳米线的刻蚀工艺具有第一纳米线对所述外延层高的蚀刻选择比。进一步，刻蚀去除所述第一纳米线的刻蚀工艺的气体源包括HCl或CF4。进一步，所述外延层的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或III-V族的二元或三元化合物。进一步，所述外延层的厚度范围为1nm～20nm。进一步，所述栅极结构包括自下而上的栅极介电层和栅极材料层的叠层。进一步，所述栅极介电层为氧化物层，所述栅极材料层为多晶硅虚拟栅极材料层。本专利技术实施例二提供一种半导体器件，包括：半导体衬底；位于所述半导体衬底上的空心纳米线结构；形成于所述半导体衬底上并位于所述空心纳米线结构两侧的源极、漏极；位于所述半导体衬底上、沿所述空心纳米线结构的径向方向围绕所述空心纳米线结构的一部分的栅极结构。进一步，所述空心纳米线结构的材料选自Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或III-V族的二元或三元化合物。进一步，所述空心纳米线结构的壁厚范围为1nm～20nm。进一步，所述栅极结构包括自下而上的栅极介电层和栅极材料层的叠层。进一步，在半导体衬底内还形成有浅沟槽隔离结构。本专利技术实施例三提供一种电子装置，包括前述的半导体器件。综上所述，根据本专利技术的制作方法形成的全环栅纳米线场效应晶体管，具有空心的纳米线结构，可减小漏电流、提高电子迁移率，进而提高器件的整体性能和可靠性。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A-1F示出了根据本专利技术的制作方法依次实施所获得器件的示意图，其中，图1A-1B为器件的三维立体图，图1C对应为图1B的主视方向剖面图，图1D-1F为剖面图；图2示出了根据本专利技术的制作方法依次实施步骤的工艺流程图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用
从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有若干悬置的第一纳米线，以及位于所述第一纳米线两端的侧墙，在所述侧墙外侧的半导体衬底上形成有源极区域、漏极区域；形成环绕所述第一纳米线整个外表面的外延层；在所述半导体衬底上形成沿所述第一纳米线的径向方向环绕所述外延层的一部分的栅极结构；对所述源极区域、漏极区域进行掺杂，以分别形成源极、漏极；去除所述侧墙；刻蚀去除所述第一纳米线，保留所述外延层，以形成第二纳米线。

【技术特征摘要】
1.一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有若干悬置的第一纳米线，以及位于所述第一纳米线两端的侧墙，在所述侧墙外侧的半导体衬底上形成有源极区域、漏极区域；形成环绕所述第一纳米线整个外表面的外延层；在所述半导体衬底上形成沿所述第一纳米线的径向方向环绕所述外延层的一部分的栅极结构；对所述源极区域、漏极区域进行掺杂，以分别形成源极、漏极；去除所述侧墙；刻蚀去除所述第一纳米线，保留所述外延层，以形成第二纳米线。2.一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有若干悬置的第一纳米线，以及位于所述第一纳米线两端的侧墙，在所述侧墙外侧的半导体衬底上形成有源极区域、漏极区域；形成环绕所述第一纳米线整个外表面的外延层；刻蚀去除所述第一纳米线，保留所述外延层，以形成第二纳米线；在所述半导体衬底上形成沿所述第二纳米线的径向方向环绕所述第二纳米线的一部分的栅极结构；对所述源极区域、漏极区域进行掺杂，以分别形成源极、漏极；去除所述侧墙。3.根据权利要求1或2所述的方法，其特征在于，所述方法还包括在形成所述栅极结构之前在半导体衬底内形成浅沟槽隔离的步骤。4.根据权利要求1或2所述的方法，其特征在于，所述第一纳米线的材料包括锗硅，其中硅与锗的摩尔比范围为10:1至1:10。5.根据权利要求1或2所述的方法，其特征在于，刻蚀去除所述第一纳米线的刻蚀工艺具有第一纳米线对所述外延层高的蚀刻选择比。6.根据权利要求1或2所述的方法，其特征在于，刻蚀去除所述第一纳米...

【专利技术属性】
技术研发人员：禹国宾，林静，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31