一种半导体器件及其制作方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制作方法和电子装置，涉及半导体技术领域。该半导体器件包括半导体衬底；位于半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且扩散区位于所述阱区内。本发明专利技术的半导体器件包括形成于浅沟槽隔离结构底部的半导体衬底内的扩散区，该扩散区位于阱区内，与阱区构成ESD二极管，用于FinFET器件的静电放电保护。与现有技术相比，本发明专利技术的扩散区不受鳍片横截面尺寸的影响，其主要依赖于浅沟槽隔离结构的尺寸，因此该半导体器件具有强鲁棒性，可提供更好的ESD防护性能。

Semiconductor device and its making method and electronic device

The invention provides a semiconductor device, a manufacturing method thereof and an electronic device. The semiconductor device includes a semiconductor substrate; a semiconductor substrate in a well region of a first conductivity type; a plurality of fins located on the surface of the semiconductor substrate of the isolation structure; in the semiconductor substrate between the adjacent fins on; located in the junction isolation structure at the bottom of the semiconductor substrate in a diffusion region of the second conductivity the type, and the diffusion zone is located in the well region. The semiconductor device includes a diffusion region of a semiconductor substrate is formed on the base of the shallow trench isolation structure of the diffusion zone is located in the well region, a ESD diode and wells, electrostatic discharge protection for FinFET devices. Compared with the prior art, the invention of the diffusion region is not affected by the fin size of cross section, which mainly depends on the size of the shallow trench isolation structure, so the semiconductor device has a strong robustness, can provide better protection performance of ESD.

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制作方法和电子装置。
技术介绍
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在半导体
中，静电放电(ESD)现象是对集成电路的一大威胁。随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。图1示出了一种现有的具有鳍结ESD二极管的FinFET器件的剖面示意图，该FinFET器件包括：半导体衬底100，位于半导体衬底内的P阱101，位于半导体衬底表面上的鳍片102，以及位于相邻鳍片102之前形成于所述半导体衬底中的浅沟槽隔离结构，其中所述浅沟槽隔离结构103的顶面高于所述鳍片102的底部，低于所述鳍片102的顶面，在所述鳍片102的底部与所述半导体衬底100相连接的部分形成有N+扩散区104，该N+扩散区104与半导体衬底100内的P阱101构成传统的鳍结ESD二极管，用于FinFET器件的静电放电防护。然而随着FinFET器件尺寸的不断缩小，使得鳍片变的越来越窄，
而窄鳍结构导致寄生双极晶体管的ESD鲁棒性显著减低，ESD电流通过窄鳍的小的横截面进行泄放。这很容易导致局部热点，进一步恶化ESD的鲁棒性。因此，有必要提出一种新的半导体器件，以提高ESD防护性能。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。为了克服目前存在的问题，本专利技术实施例一提供一种半导体器件，包括：半导体衬底；位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内。进一步，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为P型，所述第二导电类型为N型。进一步，所述扩散区为重掺杂扩散区。进一步，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。进一步，隔离结构为浅沟槽隔离结构。进一步，所述浅沟槽隔离结构包括形成于相邻所述鳍片之间的半导体衬底内的浅沟槽和填充所述浅沟槽并覆盖部分所述鳍片的绝缘材料。进一步，所述扩散区与所述阱区构成二极管。进一步，还包括位于所述鳍片顶面上的应力层。进一步，所述鳍片与所述扩散区具有相同的掺杂类型。本专利技术实施例二提供一种半导体器件的制作方法，包括：步骤A1：提供半导体衬底，在所述半导体衬底内形成有具有第一导电类型的阱区，在所述半导体衬底的表面上形成有若干鳍片；步骤A2：进行离子注入工艺，以在所述阱区内形成具有第二导电类型的扩散区；步骤A3：在所述半导体衬底的表面上和相邻所述鳍片之间形成隔离结构，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。进一步，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为P型，所述第二导电类型为N型。进一步，所述扩散区为重掺杂扩散区。进一步，所述步骤A1包括：提供半导体衬底；进行离子注入工艺，以在所述半导体衬底内形成具有第一导电类型的阱区，所述阱区的顶面与所述半导体衬底的正面相距一定距离，该距离为预定形成的鳍片的高度；在所述半导体衬底的正面形成图案化的掩膜层，该图案化的掩膜层定义所述鳍片的形状；以所述图案化的掩膜层为掩膜对所述半导体衬底进行刻蚀，停止于所述阱区上，以形成所述鳍片。进一步，所述隔离结构为浅沟槽隔离结构。进一步，形成所述浅沟槽隔离结构的工艺步骤包括：在暴露的所述半导体衬底的表面上和所述鳍片上沉积形成绝缘材料；对所述绝缘材料进行平坦化；回蚀刻所述绝缘材料，以形成所述浅沟槽隔离结构。进一步，采用流动式化学气相沉积法沉积形成所述绝缘材料。进一步，在执行所述步骤A2时，所述鳍片也被掺杂具有与所述扩散区相同的掺杂类型。进一步，在所述步骤A3之后还包括在所述鳍片的顶面上形成应力层的步骤。本专利技术实施例三提供一种电子装置，该电子装置包括半导体器件
以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括：半导体衬底；位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内。综上所述，本专利技术的半导体器件包括形成于浅沟槽隔离结构底部的半导体衬底内的扩散区，该扩散区位于阱区内，与阱区构成ESD二极管，用于FinFET器件的静电放电保护。与现有技术相比，本专利技术的扩散区不受鳍片横截面尺寸的影响，其主要依赖于浅沟槽隔离结构的尺寸，因此该半导体器件具有强鲁棒性，可提供更好的ESD防护性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了一种现有的具有鳍结ESD二极管的FinFET器件的剖面示意图；图2示出了本专利技术一具体实施方式中的半导体器件的剖面示意图；图3A-3G示出了本专利技术一具体实施方式的制作方法的相关步骤所获得半导体器件的剖面示意图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避
免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：半导体衬底；位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内。2.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为P型，所述第二导电类型为N型。3.根据权利要求1所述的半导体器件，其特征在于，所述扩散区为重掺杂扩散区。4.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。5.根据权利要求1所述的半导体器件，其特征在于，隔离结构为浅沟槽隔离结构。6.根据权利要求5所述的半导体器件，其特征在于，所述浅沟槽隔离结构包括形成于相邻所述鳍片之间的半导体衬底内的浅沟槽和填充所述浅沟槽并覆盖部分所述鳍片的绝缘材料。7.根据权利要求1所述的半导体器件，其特征在于，所述扩散区与所述阱区构成二极管。8.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述鳍片顶面上的应力层。9.根据权利要求1所述的半导体器件，其特征在于，所述鳍片与所述扩散区具有相同的掺杂类型。10.一种半导体器件的制作方法，包括：步骤A1：提供半导体衬底，在所述半导体衬底内形成有具有第一导电类型的阱区，在所述半导体衬底的表面上形成有若干鳍片；步骤A2：进行离子注入工艺，以在所述阱区内形成具有第二导电类型的扩散区；步骤A3：在所述半导体衬底的表面上和相邻所述鳍片之间形成隔离结构，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。11.根据权利要求10所述的制作方法，其特征在于，所述第一导电类型为P型，所述第二导...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31