半导体元件及其制造方法技术

一种半导体元件及其制造方法，包括：以基底上的形成的光掩膜结构进行第一离子植入工艺，以形成具有第一导电型的第一掺杂区；形成多个间隙壁，于光掩膜结构的侧壁；进行第二离子植入工艺，以于第一掺杂区的下方形成具有第二导电型的第二掺杂区；以及于第一掺杂区中形成具有第一导电型的浓掺杂区。

【技术实现步骤摘要】

本专利技术实施例是有关于一种半导体元件及其制造方法，且特别是有关于一种电路保护装置及其制造方法。
技术介绍
随着电子科技不断的进步，电子产品成为人们生活中不可获缺的工具。集成电路在电子产品中更扮演着重要的角色。通过建构集成电路，电子产品中的电路面积可以大幅度地减小，且集成电路常可提供高效能的运算能力，以提升电子产品的整体效能。在集成电路中，静电放电(Electrostatic discharge，ESD)一直是主要的问题之一。当产生较大量的静电放电电流时，常会导致芯片烧毁，因此如何做好静电放电防护一直是相当受到重视的课题。
技术实现思路
本专利技术目的在于提供一种半导体元件及其制造方法。本专利技术实施例提供一种半导体元件的制造方法，包括：在基底上形成多个光掩膜结构，上述光掩膜结构裸露出部分上述基底；以上述光掩膜结构做为光掩膜，进行第一离子植入工艺，以形成具有第一导电型的第一掺杂区；形成多个间隙壁，于上述光掩膜结构的侧壁；以上述间隙壁以及上述光掩膜结构做为光掩膜，进行第二离子植入工艺，以于上述基底中形成具有第二导电型的第二掺杂区，其中上述第二掺杂区位于上述第一掺杂区的下方；以及于上述第一掺杂区中形成具有上述第一导电型的浓掺杂区。本专利技术实施例又提供一种半导体元件，包括：多个光掩膜结构，位于基底上；具有第一导电型的第一掺杂区，位于上述光掩膜结构之间的上述基底中；以及具有第二导电型的第二掺杂区，位于上述第一掺杂区的下方，其中上述第二掺杂区的宽度小于上述第一掺杂区的宽度，且上述第二掺杂区的两侧边缘与上述第一掺杂区的两侧边缘
的距离比为0.9～1.1；以及具有第一导电型的浓掺杂区，位于上述第一掺杂区中。附图说明为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。图1A～图1I是依照本专利技术的第一实施例所绘示的半导体元件的制造方法的流程的剖面示意图。图2A～图2D是依照本专利技术的第二实施例所绘示的半导体元件的制造方法的流程的剖面示意图。图2E是表示图2D所示的步骤的另一变形例的剖面示意图。图2F是表示图2D所示的步骤的另一变形例的剖面示意图。图3A～图3D是依照本专利技术的第三实施例所绘示的半导体元件的制造方法的流程的剖面示意图。附图标号4：第一区域6：第二区域8：第三区域12：阱14：基底16：垫氧化层18：光掩膜层19：顶盖层20：光掩膜结构21、28、41、45、45b、49、53：图案化的光阻层22、23、29、43、47、47a、51、55：开口24、44、50：第一掺杂区25：第一离子植入工艺26：间隙壁26a：辅助间隙壁31：第二离子植入工艺32、40：第二掺杂区33：第三离子植入工艺具体实施方式集成电路中的静电放电防护可通过在集成电路中额外设置电路保护装置，例如暂态电压抑制器(Transient Voltage Supressor；TVS)，来进行保护。暂态电压抑制器除了可降低电容之外，同时还具有工艺简单、成本低廉与体积小等优点。暂态电压抑制器可由N型二极管、P型二极管以及齐纳二极管(Zener diode)所构成。暂态电压抑制器主要是使用崩溃电压(Breakdown Voltage)、漏电流(Leakage current)及输入/输出对地电容值(Input/Output-to-Ground Capacitance)来做为暂态电压抑制器的评价基准。对一个暂态电压抑制器来说，理想的是具有高崩溃电压、低漏电流以及低输入/输出对地电容值。暂态电压抑制器主要可通过如下方式来制造：首先利用局部区域硅氧化法(LOCOS)或硅平面工艺(Silicon Planar Process)在基板上形成氧化硅光掩膜，接着对基板的未形成有氧化硅光掩膜的区域进行离子植入工艺，进而形成所需的掺杂区。尽管使用局部区域硅氧化法制造的暂态电压抑制器具有高崩溃电压以及低输入/输出对地电容值，但其漏电流却非常高。造成上述现象的原因被认为是使用区域硅氧化法形成的氧化硅光掩膜普遍会呈现出所谓的鸟嘴(Bird's Beak)结构，因而造成暂态电压抑制器的漏电流增加。另一方面，虽然上述问题可通过使用硅平面工艺来克服，但使用硅平面工艺并无法稳定地制造具有同时兼具上述特性的暂态电压抑制器。具体而言，在硅平面工艺中直接利用光阻光掩膜来定义各区域的位置，但却常因错误对准(Misalignment)而造成掺杂区的位置偏离预定的区域。如此制作而得的元件容易存在彼此之间的电性不均一等良率不佳的问题。基于上述见解，本专利技术实施例提出一种半导体元件及其制造方法，以期能改善上述问题。本专利技术实施例所提出的半导体元件的制造方法可用于制造电路保护装置等半导体元件，例如暂态电压抑制器。本专利技术实施例提供了如下的技术方案：使用以光掩膜结构结合间隙壁做为植入工
艺中的光掩膜，可防止对准误差的产生，进而有效提高暂态电压抑制器的工艺良率，从而在不影响崩溃电压的情况下，大幅度地降低元件的漏电流。以下将针对本专利技术实施例的半导体元件及其制造方法的具体构成进行说明。图1A～图1I是依照本专利技术的第一实施例所绘示的半导体元件的制造方法的流程的剖面示意图。在本说明书中，第一导电型以及第二导电型不同，可以分别为N型以及P型，也可以分别为P型以及N型，在此并不做任何限定。请参照图1A，首先，提供基底14。基底14分为第一区域4、第二区域6以及第三区域8。第一区域4以及第三区域8分别位于第二区域6的周围。在一实施例中，基底例如是半导体、半导体化合物或是绝缘层上有半导体(Semiconductor Over Insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓掺杂硼、镓等。此外，基底14例如是具有第二导电型掺杂的基底，其中第二导电型掺杂可以是IIIA族原子，例如是硼，或是氟化硼离子。在另一实施例中，基底14是具有第一导电型掺杂的基底，且基底14中具有第二导电型的掺杂区或阱12。基底14的材料如上所述，第一导电型掺杂例如是VA族原子，例如是磷或砷。掺杂区或阱12可以是通过在基底14中掺杂而形成的。在另一实施例中，也可以通过外延成长工艺在基底14上形成外延层，以取代掺杂区或阱12。为方便起见，以下仅以阱12来说明，但本专利技术并不以此为限。在一实施例中，基底14的掺杂浓度例如是5×1013/cm3，阱12的掺杂浓度例如是1×1014/cm3，但并不限于此。请参照图1B，在阱12上形成多个光掩膜结构20。在第二区域6上的两光掩膜结构20之间具有开口22，其中开口22裸露出第二区域6中部分阱12。光掩膜结构20的形成方法例如是先在阱12上形成垫氧化材料层(未绘示)，并在垫氧化材料层(未绘示)上形成光掩膜材料层(未绘示)，接着对垫氧化材料层与光掩膜材料层进行光刻与刻蚀工艺，以形成垫氧化层16以及光掩膜层18。垫氧化层16的材料例如是二氧化硅。光掩膜层18的材料可以是导体材料、介电材料或其组合。导体材料例如是未掺杂多晶硅、未掺杂非晶硅或其组合，介电材料例如是氧化硅、氮化硅或其组合，
但本专利技术并不限本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，其特征在于，所述制造方法包括：在一基底上形成多个光掩膜结构，所述光掩膜结构裸露出部分所述基底；以所述光掩膜结构做为光掩膜，进行一第一离子植入工艺，以形成具有一第一导电型的一第一掺杂区；形成多个间隙壁于所述光掩膜结构的侧壁；以所述间隙壁以及所述光掩膜结构做为光掩膜，进行一第二离子植入工艺，以于所述基底中形成具有一第二导电型的一第二掺杂区，其中所述第二掺杂区位于所述第一掺杂区的下方；以及于所述第一掺杂区中形成具有所述第一导电型的一浓掺杂区。

【技术特征摘要】
2015.04.28 TW 1041135191.一种半导体元件的制造方法，其特征在于，所述制造方法包括：在一基底上形成多个光掩膜结构，所述光掩膜结构裸露出部分所述基底；以所述光掩膜结构做为光掩膜，进行一第一离子植入工艺，以形成具有一第一导电型的一第一掺杂区；形成多个间隙壁于所述光掩膜结构的侧壁；以所述间隙壁以及所述光掩膜结构做为光掩膜，进行一第二离子植入工艺，以于所述基底中形成具有一第二导电型的一第二掺杂区，其中所述第二掺杂区位于所述第一掺杂区的下方；以及于所述第一掺杂区中形成具有所述第一导电型的一浓掺杂区。2.根据权利要求1所述的半导体元件的制造方法，其中每一所述光掩膜结构包括：一垫氧化层，位于所述基底上；以及一光掩膜层，位于所述垫氧化层上。3.根据权利要求2所述的半导体元件的制造方法，其特征在于，所述光掩膜层与所述间隙壁分别为一导体材料、一介电材料或其组合。4.根据权利要求3所述的半导体元件的制造方法，其特征在于，所述导体材料为一未掺杂多晶硅、一未掺杂非晶硅或其组合，所述介电材料为氧化硅或氮化硅。5.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第二掺杂区的两侧边缘与所述第一掺杂区的两侧边缘的距离比为0.9～1.1。6.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述第二离子植入工艺所使用的离子植入能量大于所述第一离子植入工艺所使用的离子植入能量。7.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述制造方法依以下顺序进行各步骤：在所述基底上形成所述光掩膜结构；以所述光掩膜结构做为光掩膜，进行所述第一离子植入工艺，以形成所述第一掺杂区；形成所述间隙壁于所述光掩膜结构的侧壁；以所述间隙壁以及所述光掩膜结构做为光掩膜，进行所述第二离子植入工艺，以形成所述第二掺杂区；以及以所述间隙壁以及所述光掩膜结构做为光掩膜，进行一第三离子植入工艺，以形成所述浓掺杂区。8.根据权利要求7所述的半导体元件的制造方法，其特征在于，所述浓掺杂区的边缘与所述第二掺杂区的边缘相互对齐。9.根据权利要求1所述的半导体元件的制造方法，其特征在于，所述制造方法依以下顺序进行各步骤：在所述基底上形成所述光掩膜结构；形成所述间隙壁于所述光掩膜结构的侧壁；以所述间隙壁以及所述光掩膜结构做为光掩膜，进行所述第二离子植入工艺，以形成所述第二掺杂区；移除所述间隙壁；以所述光掩膜结构做为光掩膜，进行所述第一离子植入工艺，以形成所述第一掺杂区，其中所述第二掺杂区位于所述第一掺杂区的下方；于所述基底上形成一光阻层或一荫光掩膜，所述光阻层或所述荫光掩膜具有一开口，裸露出部分所述第一掺杂区；以及以所述光阻层或所述荫光掩膜为光掩膜，进行一第三离子植入工艺，以于所述第一掺杂区中形成所述浓掺杂区。10.根据权利要求1所述的半导体元件的制造方法，依以下顺序进行各步骤：在所述基底上形...

【专利技术属性】
技术研发人员：吕智勋，陈柏安，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：中国台湾;71