堆叠纳米线MOS晶体管制作方法技术

一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。依照本发明专利技术的堆叠纳米线MOS晶体管制作方法，通过多次回刻、侧向刻蚀沟槽并填充，形成了质量良好的纳米线沟道，同时利用保护层减小纳米线表面缺陷，以较低的成本充分增大导电沟道有效宽度从而提高驱动电流和可靠性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件制造方法，特别是涉及一种后栅结构中堆叠纳米线MOS晶体管制作方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。环栅纳米线器件虽然有更好的栅控作用，能更有效的控制短沟道效应，在亚14纳米技术的缩减过程中更具优势，但是一个关键问题是由于微小的导电沟道，在等效硅平面面积内不能提供更多的驱动电流。例如，对于等效线宽1μm的器件而言，环栅纳米线器件的尺寸要满足：d*n+(n-1)*s＝1μm，并且π*d*n>1μm。其中，d为单个纳米线(NW)的直径，n为纳米线的数目，s为纳米线之间的间距。因此，对于直径d分别为3、5、7、10nm的情形而言，纳米线间距s必须分别小于6.4、10.6、15、21.4nm。也即，如果要获得等同于体硅1um的栅宽，纳米线器件的平行排列要非常的紧密。依据现有的FinFET曝光和刻蚀技术(Fin间距在60纳米左右)，制作这种极小间距的纳米线立体排列结构是很难实现的。总之，在垂直方向上实现堆叠环栅纳米线结构是提高晶体管驱动电流的有效方法，但在实现工艺(制作方法上)十分困难，与传统工艺兼容并减少工艺成本面临重大挑战。例如，一种现有的实现堆叠纳米线的是利用Si/SiGe多层异质外延并进行选择腐蚀，也即在埋氧层(BOX)上依次交替异质外延多个Si与SiGe的层叠，然后通过例如湿法腐蚀等方法选择性去除SiGe，从而留下Si纳米线的堆叠。这种方法严重受制于外延薄层质量的影响，极大的增加了工艺成本。因此，需要寻找一种充分增大导电沟道有效宽度提高驱动电流的新型纳米线器件结构及其制造方法。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种型纳米线器件结构及其制造方法，充分增大导电沟道有效宽度从而提高驱动电流。为此，本专利技术提供了一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。其中，在每个鳍片中形成多个纳米线的步骤进一步包括：在鳍片之间沉积浅沟槽隔离；回刻浅沟槽隔离，暴露出鳍片顶部的第一部分；侧向腐蚀鳍片顶部的第一部分，形成穿通的第一凹槽，鳍片顶部的第一部分剩余的部分构成第一纳米线；沉积第一保护层，以至少填充第一凹槽。其中，形成第一纳米线之后进一步包括：各向异性回刻第一保护层与浅沟槽隔离，暴露出鳍片中部的第二部分；侧向腐蚀鳍片中部的第二部分，形成穿通的第二凹槽，鳍片中部的第二部分剩余的部分构成第二纳米线；沉积第二保护层，以至少填充第二凹槽；重复以上步骤，形成多个纳米线，第一保护层和第二保护层共同构成保护层。其中，第一凹槽和/或第二凹槽的形状包括矩形、梯形、倒梯形、Σ形、D形、C形及其组合。其中，侧向腐蚀鳍片的步骤包括具有横向刻蚀深度的各向同性的等离子体干法刻蚀，或者各向同性刻蚀与各向异性刻蚀的组合方法，或者利用不同晶向上选择腐蚀的湿法腐蚀方法。其中，去除保护层之后进一步包括，对多个纳米线进行表面处理、圆化工艺。其中，形成源漏区之后进一步包括：沉积层间介质层，平坦化层间介质层直至暴露伪栅极堆叠。其中，形成源漏区的步骤进一步包括：沿第二方向刻蚀多个纳米线，直至暴露衬底；在衬底上选择性外延生长抬升源漏区。其中，保护层的材质包括氧化硅、氮化硅、非晶硅、非晶锗、非晶碳、SiOC、低k材料的任一种或组合。其中，各向同性地刻蚀去除保护层。依照本专利技术的堆叠纳米线MOS晶体管制作方法，通过多次回刻、侧向刻蚀沟槽并填充，形成了质量良好的纳米线沟道，同时利用保护层减小纳米线表面缺陷，以较低的成本充分增大导电沟道有效宽度从而提高驱动电流和可靠性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1(图1A以及图1B)至图13(图13A以及图13B)为依照本专利技术的堆叠纳米线MOS晶体管制造方法各步骤的剖面示意图，其中某图A是沿垂直于沟道方向的剖视图，某图B是沿平行于沟道方向的剖视图；以及图14为依照本专利技术的FinFET器件结构的立体示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了充分增大导电沟道有效宽度从而提高驱动电流的堆叠纳米线MOS晶体管及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。图14所示为依照本专利技术制造的堆叠纳米线MOS晶体管的立体示意图，其中堆叠纳米线MOS晶体管，包括衬底上沿第一方向延伸的多个纳米线堆叠，沿第二方向延伸并且跨越了每个纳米线堆叠的多个金属栅极，沿第一方向延伸的纳米线堆叠两侧的多个源漏区，位于多个源漏区之间的纳米线堆叠构成的多个沟道区，其中金属栅极环绕沟道区。以下将先参照图1至图13来描述制造方法的各个剖视图，最后将回头进一步详细描述图14的器件结构。特别地，以下某图A是沿图14中垂直于沟道方向(沿第二方向)的剖视图，某图B是沿图14中平行于沟道方向(沿第一方向)的剖视图。参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。沟槽1G的深宽比优选地大于5:1。优选地，在多个鳍片结构的顶部沉积硬掩模层HM，其材质可以是氧化硅、氮化硅、氮氧化硅及其组合，并且优选地为氮化硅。参照图2A以及图2B，在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅、碳氧化硅、low-k等的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。参照图3A以及图3B，回刻STI2，暴露鳍片1F的顶部。对于氧化硅材质本文档来自技高网...

【技术保护点】
一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。

【技术特征摘要】
1.一种堆叠纳米线MOS晶体管制作方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在每个鳍片中形成多个纳米线，相邻纳米线之间具有保护层；在纳米线上形成沿第二方向延伸并包围多个纳米线的伪栅极堆叠；在伪栅极堆叠两侧形成源漏区，源漏区之间的多个纳米线构成沟道区；刻蚀去除伪栅极堆叠；刻蚀去除保护层，露出悬空的多个纳米线；在多个纳米线上形成沿第二方向延伸并包围多个纳米线的栅极堆叠。2.如权利要求1的方法，其中，在每个鳍片中形成多个纳米线的步骤进一步包括：在鳍片之间沉积浅沟槽隔离；回刻浅沟槽隔离，暴露出鳍片顶部的第一部分；侧向腐蚀鳍片顶部的第一部分，形成穿通的第一凹槽，鳍片顶部的第一部分剩余的部分构成第一纳米线；沉积第一保护层，以至少填充第一凹槽。3.如权利要求2的方法，其中，形成第一纳米线之后进一步包括：各向异性回刻第一保护层与浅沟槽隔离，暴露出鳍片中部的第二部分；侧向腐蚀鳍片中部的第二部分，形成穿通的第二凹槽，鳍片中部的第二部分剩余的部分构成第二纳米线；沉积第二保护层，以至少填充第二...

【专利技术属性】
技术研发人员：殷华湘，马小龙，秦长亮，朱慧珑，陈大鹏，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11