半导体装置的制造方法制造方法及图纸

本发明专利技术的实施方式提供一种能够实现高耐压的半导体装置的制造方法。实施方式的半导体装置的制造方法是在第1SiC层上通过外延生长形成第1导电型的第2SiC层；在所述第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除所述第1区域的一部分；在所述第2SiC层通过外延生长上形成第1导电型的第3SiC层；在所述第3SiC层中选择性地离子注入第2导电型的第2杂质，而在所述第1区域上形成第2导电型的第2区域。

【技术实现步骤摘要】
[相关申请]本申请享有以日本专利申请2015-179329号(申请日：2015年9月11日)作为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置的制造方法。
技术介绍
作为兼顾高耐压及低导通电阻的电力控制用半导体装置，存在如下纵型MOSFET(MetalOxideSemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)：具备将p型(或n型)半导体层嵌入至n型(或p型)半导体层，而使n型区域与p型区域交替地排列的超级结构造(以下也称为“SJ(SuperJunction)构造”)。在SJ构造中，通过使n型区域所包含的n型杂质量与p型区域所包含的p型杂质量相等，而拟似地制作非掺杂区域，实现高耐压。同时，通过对高杂质浓度区域流通电流，能够实现低导通电阻。为了稳定地实现高耐压，理想的是均匀地形成n型区域及p型区域的杂质浓度。
技术实现思路
本专利技术的实施方式在于提供一种能够实现高耐压的半导体装置的制造方法。实施方式的半导体装置的制造方法是在第1SiC层上通过外延生长形成第1导电型的第2SiC层；在所述第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除所述第1区域的一部分；在所述第2SiC层上通过外延生长形成第1导电型的第3SiC层；在所述第3SiC层中选择性地离子注入第2导电型的第2杂质，而在所述第1区域上形成第2导电型的第2区域。附图说明图1是通过第1实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。图2～图4是第1实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。图5是第1实施方式的半导体装置的制造方法的说明图。图6～图13是第1实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。图14是通过比较方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。图15～图23是第2实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。图24～图32是第4实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。图33是通过第5实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。图34～图44是第5实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。具体实施方式以下，一边参照附图一边对本专利技术的实施方式进行说明。此外，在以下的说明中，对相同或类似的部件等标注相同的符号，对说明过一次的部件等适当省略其说明。另外，在以下的说明中，n+、n、n-、及p+、p、p-的记法表示各导电型的杂质浓度的相对性的高低。即，表示n+与n相比n型杂质浓度相对较高，n-与n相比n型杂质浓度相对较低。另外，表示p+与p相比p型杂质浓度相对较高，p-与p相比p型杂质浓度相对较低。此外，也存在将n+型、n-型简单地记载为n型，将p+型、p-型简单地记载为p型的情况。(第1实施方式)本实施方式的半导体装置的制造方法是通过外延生长在第1SiC层上形成第1导电型的第2SiC层；在第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除第1区域的一部分；通过外延生长在第2SiC层上形成第1导电型的第3SiC层；在第3SiC层中选择性地离子注入第2导电型的第2杂质，而在第1区域上形成第2导电型的第2区域。图1是通过本实施方式的半导体装置的制造方法所制造的半导体装置的示意剖视图。本实施方式的半导体装置是具备使用SiC(碳化硅)的超级结构造的纵型MOSFET100。以下，以第1导电型为n型、第2导电型为p型的情况为例进行说明。MOSFET100具备n+型SiC基板10、n-型缓冲层12、n-型漂移区域14、p-型支柱区域16、p型主体区域18、n+型源极区域20、p+型接触区域22、栅极绝缘膜24、栅极电极26、层间膜28、源极电极30、及漏极电极32。MOSFET100是在进行断开动作时，使n-型漂移区域14及p-型支柱区域16空乏化，拟似地制作非掺杂区域，实现高耐压。另外，通过设置p-型支柱区域16，能够提高n-型漂移区域14的杂质浓度。因此，在进行导通动作时，能够实现低导通电阻。n-型漂移区域14含有n型杂质。n型杂质例如为氮(N)。n型杂质的杂质浓度例如为1×1015cm-3以上且1×1017cm-3以下。p-型支柱区域16含有p型杂质。p型杂质例如为铝(Al)。p型杂质的杂质浓度例如为1×1015cm-3以上且1×1018cm-3以下。图2～图4、图6～图13是本实施方式的半导体装置的制造方法的制造中途的半导体装置的示意剖视图。图5是实施方式的半导体装置的制造方法的说明图。首先，准备n+型SiC基板10。SiC基板10例如为4H-SiC单晶基板。SiC基板10的表面例如为相对于(0001)面倾斜0度以上且8度以下的面。接着，在SiC基板10上，形成n-型缓冲层(第1SiC层)12(图2)。缓冲层12是通过外延生长法而形成。缓冲层12的膜厚例如为0.1μm以上且1.0μm以下。接着，在缓冲层12上，形成n-型的第1n型外延层(第2SiC层)50(图3)。第1n型外延层50是通过外延生长法而形成。第1n型外延层50的膜厚例如为0.1μm以上且1.0μm以下。接着，在第1n型外延层50上形成掩模材60。掩模材60例如为氧化硅膜。接着，以掩模材60作为掩模，在第1n型外延层50中选择性地离子注入铝(第1杂质)(图4)。通过铝的离子注入，p-型的第1p型区域(第1区域)70形成在第1n型外延层50中。第1p型区域70具备高杂质浓度区域70a及低杂质浓度区域70b。铝的离子注入也可以使第1p型区域70中的铝浓度沿膜厚方向成为均匀的方式，改变加速能量而进行多次。图5是表示在SiC中离子注入铝时的深度方向的浓度分布的一例的图。在距表面约0.2μm的位置存在峰值浓度的情况下，在距表面0.1μm左右的范围内，例如形成铝浓度成为峰值浓度的一半以下的低杂质浓度区域。SiC中的杂质的扩散系数例如比Si(硅)中的杂质的扩散系数小。特别是，铝在SiC中的扩散系数极小。因此，即便在离子注入后进行了杂质的活化退火，从刚进行离子注入后的浓度分布的变化也极小。接着，剥离掩模材60(图6)。掩模材的剥离例如通过湿式蚀刻而进行。接着，进行使离子注入的铝活化的活化退火。活化退火例如在非氧化性环境下，以1700℃以上且1900℃以下的温度进行。接着，通过CMP(ChemicalMechanicalPolishing，化学机械抛光)对第1n型外延层50的表面进行研磨，去除作为第1p型区域70的一部分的低杂质浓度区域70b(图7)。理想的是，在通过CMP去除第1p型区域70的一部分时，去除第1p型区域70中的存在铝的峰值浓度位置的区域。要去除的第1p型区域70的厚度例如为0.05μm以上且0.2μm以下。理想的是，以化学蚀刻成分较高的工艺条件进行CMP。例如，理想的是使浆料含有双氧水(H2O2)。理想的是，在通过CMP去除第1p型区域70的一部分后，进行各向同性干式蚀刻。通过各向同性干式蚀刻，去除第1n型外延层50的一本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其特征在于：在第1SiC层上通过外延生长而形成第1导电型的第2SiC层；在所述第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除所述第1区域的一部分；在所述第2SiC层上通过外延生长而形成第1导电型的第3SiC层；在所述第3SiC层中选择性地离子注入第2导电型的第2杂质，而在所述第1区域上形成第2导电型的第2区域。

【技术特征摘要】
2015.09.11 JP 2015-1793291.一种半导体装置的制造方法，其特征在于：在第1SiC层上通过外延生长而形成第1导电型的第2SiC层；在所述第2SiC层中选择性地离子注入第2导电型的第1杂质，而形成第2导电型的第1区域；去除所述第1区域的一部分；在所述第2SiC层上通过外延生长而形成第1导电型的第3SiC层；在所述第3SiC层中选择性地离子注入第2导电型的第2杂质，而在所述第1区域上形成第2导电型的第2区域。2.根据权利要求1所述的半导体装置的制造方法，其特征在于：所述第1区域的一部分的去除是通过化学机械抛光而进行。3.根据权利要求2所述的半导体装置的制造方法，其特征在于：在去除所述第1区域的一部分之后、且形成所述第3SiC层之前，通过使用六氟化硫气体、或四氟化碳气体的各向异性干式蚀刻、或各向同性干式蚀刻去除所述第2SiC层的一部分。4.根据权利要求2所述的半导体装置的制造方法，其特征在于：在去除所述第1区域的一部分之后、且形成所述第3SiC层之前，通过在所述第2SiC层上形成热氧化膜并剥离所述热氧化膜而去除所述第2SiC层的一部分。5.根据权利要求2所述的半导体装置的制造方法，其特征在于：在去除所述第1区域的一部分之后、且形成所述第3SiC层之前，通过湿式蚀刻去除所述第2SiC层...

【专利技术属性】
技术研发人员：上原准市，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP