利用应力记忆效应的CMOS器件的制作方法技术

本申请提供了一种利用应力记忆效应的CMOS器件的制作方法。该制作方法包括：在半导体衬底中设置浅沟槽隔离结构；在NMOS区和PMOS区上形成栅极结构、位于栅极结构上的硬掩膜层、位于栅极结构侧壁上的偏移侧墙；在半导体衬底的裸露表面上、硬掩膜层的裸露表面上以及偏移侧墙的裸露表面上设置张应力层；对位于PMOS区的张应力层进行刻蚀，以在PMOS区的偏移侧墙的裸露侧面上形成第一应力侧墙；在PMOS区欲形成源极区和漏极区的位置设置硅锗部；以及对NMOS区的张应力层进行刻蚀，以在NMOS区的偏移侧墙的裸露侧面上形成第二应力侧墙。利用硅锗部设置过程中的高热量对NMOS区张应力层进行热处理，增强应力记忆效应。

【技术实现步骤摘要】

本申请涉及半导体制造
，具体而言，涉及一种利用应力记忆效应的CMOS器件的制作方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(η-沟道晶体管中的电子，Ρ-沟道晶体管中的空穴)迁移率，就能提高驱动电流。其中，在CMOS器件沟道方向(longitudinal)上，张应力对NM0S电子迁移率有益，而压应力对PM0S空穴迁移率有益；在沟道宽度方向(transverse)上的张应力对NM0S和PM0S器件的载流子迁移率均有益，而在垂直沟道平面方向(out-of-plane)的压应力对NM0S器件电子迁移率有益，张应力则对P本文档来自技高网...

【技术保护点】
一种利用应力记忆效应的CMOS器件的制作方法，其特征在于，所述制作方法包括：步骤S1，在半导体衬底中设置浅沟槽隔离结构，利用所述浅沟槽隔离结构隔离出NMOS区和PMOS区；步骤S2，在所述NMOS区和所述PMOS区上形成栅极结构、位于所述栅极结构上的硬掩膜层、位于所述栅极结构侧壁上的偏移侧墙；步骤S3，在所述半导体衬底的裸露表面上、所述硬掩膜层的裸露表面上以及所述偏移侧墙的裸露表面上设置张应力层；步骤S4，对位于所述PMOS区的张应力层进行刻蚀，以在所述PMOS区的所述偏移侧墙的裸露侧面上形成第一应力侧墙；步骤S5，在所述PMOS区欲形成源极区和漏极区的位置设置硅锗部；以及步骤S6，对所述NM...

【技术特征摘要】

【专利技术属性】
技术研发人员：于书坤，韦庆松，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31