利用应力记忆效应的CMOS器件的制作方法技术

本申请提供了一种利用应力记忆效应的CMOS器件的制作方法。该制作方法包括：在半导体衬底中设置浅沟槽隔离结构；在NMOS区和PMOS区上形成栅极结构、位于栅极结构上的硬掩膜层、位于栅极结构侧壁上的偏移侧墙；在半导体衬底的裸露表面上、硬掩膜层的裸露表面上以及偏移侧墙的裸露表面上设置张应力层；对位于PMOS区的张应力层进行刻蚀，以在PMOS区的偏移侧墙的裸露侧面上形成第一应力侧墙；在PMOS区欲形成源极区和漏极区的位置设置硅锗部；以及对NMOS区的张应力层进行刻蚀，以在NMOS区的偏移侧墙的裸露侧面上形成第二应力侧墙。利用硅锗部设置过程中的高热量对NMOS区张应力层进行热处理，增强应力记忆效应。

【技术实现步骤摘要】

本申请涉及半导体制造
，具体而言，涉及一种利用应力记忆效应的CMOS器件的制作方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。然而，栅极的尺寸变化会影响半导体器件的电学性能，目前，主要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(η-沟道晶体管中的电子，Ρ-沟道晶体管中的空穴)迁移率，就能提高驱动电流。其中，在CMOS器件沟道方向(longitudinal)上，张应力对NM0S电子迁移率有益，而压应力对PM0S空穴迁移率有益；在沟道宽度方向(transverse)上的张应力对NM0S和PM0S器件的载流子迁移率均有益，而在垂直沟道平面方向(out-of-plane)的压应力对NM0S器件电子迁移率有益，张应力则对PM0S器件迁移率有益。应力记忆效应(SMT,Stress memorizat1n technique)是一种 CMOS 工艺引入应力的方法，其工艺流程为:在形成具有伪多晶硅的栅极结构、侧墙之后沉积氧化硅和氮化硅，然后对该氮化硅进行退火处理，在退火过程中氮化硅、栅极结构、沟道以及侧墙之间产生热应力和内应力效应，这些应力会被记忆在在栅极结构的伪多晶硅和沟道中，在NM0S沟道方向会产生张应力；完成退火之后去除该氮化硅，但是NM0S沟道方向的张应力依然被记忆着，从而影响NM0S器件的载流子迁移率。但是，在特征尺寸为28nm及以下节点的CMOS器件制作工艺中，应力记忆效应在NM0S区通常很难达到预期的目标，主要原因大致是因为NM0S区的应力层厚度较小、应力层与沟道的距离偏大、以及伪多晶硅需要去除均影响了应力记忆效应的发挥，但是伪多晶硅的去除是难以避免的。因此，需要技术人员从前两种原因出发解决上述问题，但现有技术仍然没有提出有效地解决上述问题的技术方案。
技术实现思路
本申请旨在提供一种利用应力记忆效应的CMOS器件的制作方法，以解决现有技术中NM0S区的应力记忆效应难以发挥的问题。为了实现上述目的，根据本申请的一个方面，提供了一种利用应力记忆效应的CMOS器件的制作方法，该制作方法包括:步骤S1，在半导体衬底中设置浅沟槽隔离结构，利用浅沟槽隔离结构隔离出NM0S区和PM0S区；步骤S2，在NM0S区和PM0S区上形成栅极结构、位于栅极结构上的硬掩膜层、位于栅极结构侧壁上的偏移侧墙；步骤S3，在半导体衬底的裸露表面上、硬掩膜层的裸露表面上以及偏移侧墙的裸露表面上设置张应力层；步骤S4，对位于PMOS区的张应力层进行刻蚀，以在PM0S区的偏移侧墙的裸露侧面上形成第一应力侧墙；步骤S5，在PM0S区欲形成源极区和漏极区的位置设置硅锗部；以及步骤S6，对NM0S区的张应力层进行刻蚀，以在NM0S区的偏移侧墙的裸露侧面上形成第二应力侧墙。进一步地，上述步骤S5包括:步骤S51，对PM0S区的裸露的衬底进行刻蚀，形成sigma型沟槽，步骤S52,在sigma型沟槽中进行娃锗材料的外延生长,形成娃锗部。进一步地，上述步骤S51包括:对PM0S区的裸露的衬底进行干法刻蚀，形成第一沟槽，优选干法刻蚀的刻蚀气体选自CF4、CHF3、CH2F2、CH3F、02、HC1、HBr、S02、He、H2和CH4中的一种或多种；对第一沟槽的内壁进行湿法刻蚀，形成sigma型沟槽，湿法刻蚀的刻蚀液为有机碱和/或无机碱溶液。进一步地，上述外延生长的反应物包括硅源气体和锗源气体，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4。进一步地，上述外延生长过程中，最高温度为800?950°C，最低温度为500?650。。。进一步地，上述外延生长的总时间为10?120min，最高温度的持续时间为10?300so进一步地，上述步骤S3采用化学气相沉积法形成张应力层。进一步地,上述张应力层为氮化娃层或掺杂氮化娃层,掺杂氮化娃层中的杂质兀素为硼或者磷。进一步地，上述步骤S4和上述步骤S6的刻蚀采用干法刻蚀，优选干法刻蚀的刻蚀气体选自 CF4、CHF3、CH2F2、CH3F、02、HC1、HBr、S02、He、H2 和 CH4 中的一种或多种。进一步地，上述偏移侧墙的厚度为3?10nm。进一步地，上述张应力层的厚度为5?35nm。进一步地，上述偏移侧墙为氮化硅层。进一步地，上述制作方法在步骤S6之后还包括在第一应力侧墙和第二应力侧墙的裸露侧面上设置主侧墙，优选主侧墙为氮化硅层或者氧化硅层与氮化硅层的交替层。应用本申请的技术方案，在步骤S5中设置硅锗部，而硅锗部的设置过程需要长时间的热处理过程，因此，本申请利用硅锗部设置过程中长时间产生的高热量对NM0S区张应力层进行热处理，从而在栅极结构、张应力层和偏移侧墙之间产生热应力和内应力，并且通过张应力层将张应力传输到NM0S区的沟道中，形成应力记忆效应；而同时由于PM0S区的张应力层已经完成了刻蚀，因此该热处理过程对PM0S区的张应力不会产生影响；上述过程利用硅锗部形成过程所产生的热量对NM0S区张应力层进行热处理，替代了现有技术中对张应力层进行退火处理的步骤，节约了器件的制作成本；另外，所形成的张应力层在步骤S6的刻蚀之后可以作为侧墙使用，进而也节约了侧墙的制作工艺，同时也省去了现有技术中为刻蚀去除张应力层而设置的氧化层，且将张应力层作为侧墙的一部分，就不需要在后续工艺中单独设置该张应力层，进而在有限的空间中可以使张应力层的厚度得到增加，从而进一步地增强应力记忆效应；同时，由于张应力层与栅极结构之间仅间隔有偏移侧墙，因此张应力层与沟道的间距减小，进而改善了应力记忆效应的效果。【附图说明】构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:图1示出了本申请提供的利用应力记忆效应的CMOS器件的制作方法的流程示意图；图2至图10示出了实施图1所示各步骤后得到的晶片的剖面结构示意图；图2示出了在半导体衬底中设置浅沟槽隔离结构后的剖面结构示意图；图3示出了在图2所示的半导体衬底上形成栅极结构和硬掩膜层后的剖面结构示意图；图4示出了在图3所示的栅极结构侧壁上形成偏移侧墙后的剖面结构示意图；图5示出了在图4所示的半导体衬底的裸露表面上、硬掩膜层的裸露表面上以及偏移侧墙的裸露表面上设置张应力层后的剖面结构示意图；图6示出了对图5所示的位于PM0S区的张应力层进行刻蚀在PM0S区的偏移侧墙的裸露侧面上形成第一应力侧墙后的剖面结构示意图；图7示出了以图6所示PM0S区的栅极结构、偏移侧墙和第一应力侧墙为掩膜，对PM0S区的裸露的半导体衬底进行刻蚀，形成sigma型沟槽后的剖面结构示意图；图8示出了在图7所示的sigma型沟槽中进行硅锗材料的外延生长形成硅锗部后的剖面结构示意图；图9示出了对图8所示的NM0S区的张应力层进行刻蚀在NM0S区本文档来自技高网...

【技术保护点】
一种利用应力记忆效应的CMOS器件的制作方法，其特征在于，所述制作方法包括：步骤S1，在半导体衬底中设置浅沟槽隔离结构，利用所述浅沟槽隔离结构隔离出NMOS区和PMOS区；步骤S2，在所述NMOS区和所述PMOS区上形成栅极结构、位于所述栅极结构上的硬掩膜层、位于所述栅极结构侧壁上的偏移侧墙；步骤S3，在所述半导体衬底的裸露表面上、所述硬掩膜层的裸露表面上以及所述偏移侧墙的裸露表面上设置张应力层；步骤S4，对位于所述PMOS区的张应力层进行刻蚀，以在所述PMOS区的所述偏移侧墙的裸露侧面上形成第一应力侧墙；步骤S5，在所述PMOS区欲形成源极区和漏极区的位置设置硅锗部；以及步骤S6，对所述NMOS区的张应力层进行刻蚀，以在所述NMOS区的所述偏移侧墙的裸露侧面上形成第二应力侧墙。

【技术特征摘要】

【专利技术属性】
技术研发人员：于书坤，韦庆松，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31