一种具有双层屏蔽环的LDMOS器件及其制备方法技术

一种具有双层屏蔽环的LDMOS器件及其制备方法。本发明专利技术适用于集成电路制造领域，提供了具有屏蔽环的LDMOS器件及其制造方法，所述器件包括：P+硅衬底；在所述P+硅衬底上外延形成的P型外延区域；沟道区；源区；漂移区；漏区；栅极多晶硅；第一层屏蔽环和第二层屏蔽环。本发明专利技术实施例，通过在LDMOS器件中添加屏蔽环，使得射频LDMOS器件的击穿电压得到改变，优化了射频LDMOS器件的性能。

【技术实现步骤摘要】
-种具有双层屏蔽环的LDMOS器件及其制备方法
本专利技术属于集成电路领域，尤其涉及一种具有双层屏蔽环的LDM0S器件及其制备 方法。
技术介绍
横向双扩散场效应管（Lateral Double-diffused MOS，LDM0S)是一种市场需求 大、发展前景广的射频功率器件。在射频无线通信领域，基站和长距离发射机几乎全部使用 硅基LDM0S高功率晶体管；此外，LDM0S还广泛应用于射频放大器，如HF、VHF和UHF通信系 统、脉冲雷达、工业、科学和医疗应用、航空电子和WiMAXTM通信系统等领域。由于LDM0S具 有高增益、高线性、高耐压、高输出功率和易与CMOS工艺兼容等优点，硅基LDM0S晶体管已 成为射频半导体功率器件的一个新热点。与SiGe和GaAs工艺相比，虽然SiLDMOS技术的高 频性能和噪声性能并不是最优，但其工艺最为成熟、成本最低、功耗最小、应用也最为广泛， 尤其是随着器件特征尺寸的等比例缩小，LDM0S晶体管的频率和噪声特性也逐渐得到改善， 因此从长远来看，硅基LDM0S射频电路将是未来发展的趋势。 如图1所示，是现有射频LDM0S器件的结构示意图；现有射频LDM0S器件的基本结 构包括： P+硅衬底101即掺高浓度P型杂质的衬底以及形成于所述P+硅衬底上方的P-外 延层102 ;所述P+硅衬底101的电阻率为0. 01欧姆·厘米?0. 02欧姆?厘米，所述P-外 延层102的厚度和掺杂浓度根据器件耐压的要求不同进行设置，如器件耐压为60伏的话， 所述P-外延层102的厚度约为5微米?8微米。 利用注入和扩散形成的P+下沉层（P+SINKER) 103,该P+下沉层103穿过所述P-外 延层102并且所述P+下沉层103的底部进入到所述P+硅衬底101中。 P阱104,该P阱104用于形成器件的沟道区。 栅极氧化层以及栅极多晶硅108,覆盖于所述P阱104的上方，被所述栅极多晶硅 108的所述P阱104形成沟道区。 漂移区105,由形成于所述P-外延层102中的N-掺杂区组成，所述漂移区105和 所述栅极多晶娃108的一侧相邻。 源区106,由一 N+掺杂区组成，和所述栅极多晶硅108的另一侧自对准。 漏区107,由一 N+掺杂区组成，和所述栅极多晶硅108的相隔一段距离，且是通过 所述漂移区105和所述P阱104相连接。 通过金属图形109引出源极S、漏极D和栅极G。从漏区107到漏极D包括了多层 金属层以及用于相邻金属层之间的连接的接触孔和通孔，其中接触孔用于漏区107和第一 层金属的连接，通孔用于金属层之间的连接。源区106和源极S之间也包括了多层金属层 以及用于相邻金属层之间的连接的接触孔和通孔，源极S也可以是硅片背面的金属110,栅 极多晶硅108和栅极G之间也包括了多层金属层以及用于相邻金属层之间的连接的接触孔 和通孔。 所述P+硅衬底101减薄后在背面形成有背面金属110,所述背面金属110通过所 述P+硅衬底101、所述P+下沉层103和所述源极S相连接或作为源极。 击穿电压是LDM0S最重要的静态参数之一，良好的耐压特性是LDM0S器件可靠性 的重要体现。采用平面工艺制作LDM0S器件，由于P-N结表面受到曲率半径、氧化层中正电 荷以及Si/Si02界面态的影响，使得P-N结表面处的电场增大，P-N结击穿首先在表面发生， 为了提高击穿电压而在P-N结边缘采取的减小表面电场的技术称为结终端技术。本专利技术提 供了一种通过漂移区注入剂量的改变提高射频LDM0S击穿电压的方法，该方法能够对对器 件的阈值电压、击穿电压及频率特性等主要参数进行优化，从而设计出具有优异性能指标 要求的RF LDM0S器件。
技术实现思路
本专利技术实施例的目的在于提供一种具有双层屏蔽环的LDM0S器件及其制备方法， 以解决现有技术的无法优化射频器件击穿电压的问题。 本专利技术实施例是这样实现的，一种具有双层屏蔽环的LDM0S器件，所述器件包括： P+硅衬底； 在所述P+硅衬底上外延形成的P型外延区域； 由形成于所述P型外延区域中的P阱组成的沟道区； 由形成于所述P阱中的N+掺杂区组成的源区； 由形成于所述P型外延区域中的N-掺杂区组成的漂移区，所述漂移区与所述沟道 区相邻； 由形成于所述漂移区中的N+掺杂区组成的漏区，所述漏区与所述沟道区相隔一 横向距离； 由形成于所述沟道区上方的多晶硅组成的栅极多晶硅，所述栅极多晶硅与所述沟 道区之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅 的另一侧边缘大于等于所述沟道区和所述漂移区的相接边缘； 由钨硅构成的屏蔽环，所述屏蔽环包括第一层屏蔽环和第二层屏蔽环。 本专利技术实施例的另一目的在于提供一种具有双层屏蔽环的LDM0S器件的制备方 法，所述方法包括： 制备P+硅衬底； 通过在所述P+硅衬底上外延形成P型外延区域； 通过形成于所述P型外延区域中的P阱组成沟道区； 通过形成于所述P阱中的N+掺杂区组成源区； 通过形成于所述P型外延区域中的N-掺杂区组成漂移区，所述漂移区与所述沟道 区相邻； 通过形成于所述漂移区中的N+掺杂区组成漏区，所述漏区与所述沟道区相隔一 横向距离； 通过形成于所述沟道区上方的多晶硅组成栅极多晶硅，所述栅极多晶硅与所述沟 道区之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅 的另一侧边缘大于等于所述沟道区和所述漂移区的相接边缘； 通过钨硅构成的屏蔽环，所述屏蔽环包括第一层屏蔽环和第二层屏蔽环。 本专利技术实施例，通过在LDM0S器件中添加双层屏蔽环，使得LDM0S器件的击穿电压 得到改变，优化了射频LDM0S器件的性能。 【附图说明】 为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述 中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些 实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些 附图获得其他的附图。 图1是现有技术提供的射频LDM0S器件的结构图； 图2是本专利技术实施例提供的经ISE TCAD工艺仿真得到的LDM0S器件结构示意图； 图3是本专利技术实施例提供的具有双层屏蔽环的LDM0S器件的结构图。 【具体实施方式】 为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并 不用于限定本专利技术。 为了说明本专利技术所述的技术方案，下面通过具体实施例来进行说明。 实施例一 如图2所示为本专利技术实施例提供的经ISE TCAD工艺仿真得到的LDM0S器件结构 示意图，该LDM0S器件的结构图，如图3所示，为了便于说明，仅示出与本专利技术实施例相关的 部分，包括： 电阻率为0· 05?0· 15 Ω /cm3的P+硅衬底。 在本专利技术实施例中，射频LDMOS (Lateral Double-diffused M0S，简称：横向双扩本文档来自技高网...

【技术保护点】
一种具有屏蔽环的LDMOS器件，其特征在于，所述器件包括：P+硅衬底；在所述P+硅衬底上外延形成的P型外延区域；由形成于所述P型外延区域中的P阱组成的沟道区；由形成于所述P阱中的N+掺杂区组成的源区；由形成于所述P型外延区域中的N‑掺杂区组成的漂移区，所述漂移区与所述沟道区相邻；由形成于所述漂移区中的N+掺杂区组成的漏区，所述漏区与所述沟道区相隔一横向距离；由形成于所述沟道区上方的多晶硅组成的栅极多晶硅，所述栅极多晶硅与所述沟道区之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另一侧边缘大于等于所述沟道区和所述漂移区的相接边缘；由钨硅构成的屏蔽环，所述屏蔽环包括第一层屏蔽环和第二层屏蔽环。

【技术特征摘要】
1. 一种具有屏蔽环的LDMOS器件，其特征在于，所述器件包括： P+硅衬底； 在所述P+硅衬底上外延形成的P型外延区域； 由形成于所述P型外延区域中的P阱组成的沟道区； 由形成于所述P阱中的N+掺杂区组成的源区； 由形成于所述P型外延区域中的N-掺杂区组成的漂移区，所述漂移区与所述沟道区相 邻； 由形成于所述漂移区中的N+掺杂区组成的漏区，所述漏区与所述沟道区相隔一横向 距离； 由形成于所述沟道区上方的多晶硅组成的栅极多晶硅，所述栅极多晶硅与所述沟道区 之间隔离有栅极氧化层，所述栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另 一侧边缘大于等于所述沟道区和所述漂移区的相接边缘； 由钨硅构成的屏蔽环，所述屏蔽环包括第一层屏蔽环和第二层屏蔽环。2. 如权利要求1所述的LDMOS器件，其特征在于，所述器件包括： 电阻率为0. 05?0. 15Ω/cm3的P+娃衬底； 在所述P+硅衬底上外延形成的厚度为9μm、掺杂浓度为6*1014cm_3?8*1014cm_3的P型外延区域； 由形成于所述P型外延区域中的P阱组成的B杂质注入剂量为2*1013cnT2?4*1013cnT2、 能量为40?60Kev、1000?IKKTC高温推进时间为40?60min的沟道区； 由形成于所述P阱中的N+掺杂区组成的场氧厚度为1. 8?2. 2μm的源区； 由形成于所述P型外延区域中的N-掺杂区组成的As杂质注入剂量为I.l*1012cnT2? I. 5*1012cnT2、能量为140?160Kev、1000?IKKTC高温推进时间为40?70min、长度为 2μm?4μm的漂移区，所述漂移区与所述沟道区相邻； 由形成于所述漂移区中的N+掺杂区组成的AS杂质注入剂量为4*1015cnT2?6*1015cnT2、 能量为80?120Kev、900?1000°C快速热处理30min的漏区，所述漏区与所述沟道区相隔 一横向距离； 由形成于所述沟道区上方的多晶硅组成的栅氧厚度为300?400A、多晶硅厚度为4000?5000A的栅极多晶硅，所述栅极多晶硅与所述沟道区之间隔离有栅极氧化层，所述 栅极多晶硅的一侧和所述源区自对准，所述栅极多晶硅的另一侧边缘大于等于所述沟道区 和所述漂移区的相接边缘； 由钨硅构成的双层屏蔽环，第一层屏蔽环的长度为〇. 7?0. 8μm，第二层屏蔽环的长 度为2. 4?2. 8μm。3. 如权利要求1?2任一项所述的LDMOS器件，其特征在于，所述第一层屏蔽环的长度 为0· 75μm，第二层屏蔽环的长度为2. 7μm。4. 如权利要求1?2任一项所述的LDMOS器件，其特征在于，所述LDMOS器件的击穿电 压为120v。5. ...

【专利技术属性】
技术研发人员：杜寰，
申请(专利权)人：上海联星电子有限公司，
类型：发明
国别省市：上海;31