半导体装置及半导体装置的制造方法制造方法及图纸

本发明专利技术提供了一种超结MOS型半导体装置，其中，设置在形成MOS栅极结构的第一导电型半导体基板的第一主表面和位于第一主表面的相反侧的第二主表面之间的n-型漂移层是包括n型区域(1)和p型区域(2)，且n型区域(1)和p型区域(2)之间的pn结沿着与基板主表面垂直的方向设置的并列pn层(20)的结构，n型区域(1)和p型区域(2)具有与基板主表面垂直的方向的长度比与基板主表面平行的方向的宽度长的结构，并且n型区域(1)和p型区域(2)沿着与基板主表面平行的方向交替地以接触的方式排列。p型区域(2)的第二主表面侧的下端部(26)由p型低浓度区域的高浓度的下端部和p型低浓度区域的低浓度的下端部沿着与基板主表面平行的方向以预定的节距重复而构成。据此，能够提供改善关断损耗和关断dv/dt之间的权衡关系，并且提高雪崩耐量的超结MOS型半导体装置。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及半导体装置的制造方法
本专利技术涉及一种半导体装置及半导体装置的制造方法。
技术介绍
在普通的平板型n沟道纵向MOSFET(MetalOxideSemiconductorFieldEffectTransistor：绝缘栅型场效应晶体管)中，在形成在半导体基板内的多个半导体层中，n-型漂移层是电阻最高的半导体层。如果减小该n-漂移层的厚度以缩短电流路径的长度，则因为高电阻的半导体层的电阻将减小，所以实质上也减小了MOSFET整体的通态电阻。然而，在截止状态中，MOSFET具有如下功能：耗尽层扩展到具有高电阻的n-漂移层，并通过该耗尽层的扩展来维持耐压。因此，在n-漂移层的厚度薄的情况下，因为耗尽层的扩展被缩短，因此能够在低施加电压下容易到达临界电场强度，从而降低耐压。另一方面，在高耐压的MOSFET中，需要厚度较厚的n-漂移层，所以通态电阻增大并且导通损耗增加。这样的通态电阻和耐压之间的关系称作权衡关系。一般难以使具有权衡关系的通态电阻和耐压同时提高。众所周知，该通态电阻和耐压之间的权衡关系在诸如IGBT(InsulatedGateBipolarTransistor：绝缘栅双极型晶体管)或双极型晶体管、二极管等的双极型的功率半导体装置中同样成立。作为改善前述的权衡关系以使通态电阻和耐压同时提高的装置，提出有使漂移层构成为杂质浓度提高的n型区域和p型区域交替布置的并列pn层的超结(superjunction：SJ)结构的半导体装置(以下，称为超结半导体装置)。在图11中，示出了作为超结半导体装置的一个示例的超结MOSFET100的一部分。图11是示出现有的超结MOSFET的结构的立体图。以下，将描述关于该现有的超结MOSFET100的结构。现有的超结MOSFET100具有其杂质浓度比相同耐压的普通MOSFET的漂移层的杂质浓度高的漂移层。漂移层形成为并列pn层20，该并列pn层20具有如下结构：与基板主表面垂直的方向的长度(深度)比与基板主表面平行的方向的宽度长的结构的n型区域1和p型区域2，在所述状态下沿着与基板主表面平行的方向交替地接触和排列，并且使形成在这两个区域之间的多个pn结沿着与基板主表面垂直的方向排列。这些n型区域1和p型区域2之间的宽度设定为如下宽度，当在两个区域之间的pn结上施加低的反向偏置电压(100V至200V)时，从pn结延伸的耗尽层能够在各区域内充分扩展。该超结MOSFET100的除了并列pn层20之外的层结构部分与普通MOSFET的层结构相同。在所述层结构部分中，将p基极区域3、n型表面区域4、p+接触区域5、n+源极区域6、栅极绝缘膜7、栅电极8、层间绝缘膜9以及源电极10等设置为正面侧结构。将与n+漏极层11连接的漏电极12设置为背面侧结构(例如，参照下面的专利文献1、2、3)。并且，如在图11中所示，构成并列pn层20的n型区域1从背面侧起层叠有n型低浓度区域22、n型高浓度区域21和n型表面区域4。同样，p型区域2从背面侧起层叠有p型低浓度区域24和p型高浓度区域23。图2是示出在沿着与基板主表面平行的E1-E2线截取图11的并列pn层的下端部(并列pn层20的基板背面侧的部分)的剖面中的平面图案的平面图。在图2中，示出并列pn层20的n型区域1和p型区域2沿着纸面纵深方向(在图11中看不见)以相同的图案宽度并列地形成。图3是示出沿着图11的C1-C2线和D1-D2线截取的剖面中的杂质浓度分布的特性图。沿着C1-C2线和D1-D2线截取的剖面是与基板主表面垂直并且与纸面纵深方向垂直的面。图3的n型区域的杂质浓度分布(实线)示出与图11的A1-A2线对应的与基板主表面垂直的方向的n型杂质浓度分布。图3的p型区域的杂质浓度分布(虚线)示出与图11的B1-B2线对应的从半导体基板的正面起向深度方向的p型杂质浓度分布。图3的纵轴表示杂质浓度，横轴表示从基板的正面起算的深度。在图3中，第一深度d0是从p基极区域3的上端(基板正面)到p基极区域3的底面(p基极区域3和p型高浓度区域23之间的界面)的深度。从基板正面到第一深度d0的p型杂质浓度分布为p+接触区域5和p基极区域3的2段p型杂质浓度分布(虚线)。第二深度d1是从p基极区域3的底面到与p基极区域3的下层(基板背面侧的层)的p型高浓度区域23邻接的n型高浓度区域21的下端(基板背面侧的端部，即，n型高浓度区域21与n型低浓度区域22之间的界面)的深度。第三深度d2是到设置在n型高浓度区域21的下端侧的p型低浓度区域24的下端(基板背面侧的端部)的深度。如图3所示，在沿着A1-A2线的n型杂质浓度分布(实线)中，虽然位于n型高浓度区域21下端的下层的n型低浓度区域22的杂质浓度分布与初始的半导体基板的杂质浓度分布相同并且分布均匀，但是n型低浓度区域22的杂质浓度分布可以具有倾斜的梯度。所谓初始的半导体基板是形成并列pn层20之前的半导体基板。并且，n型高浓度区域21和n型表面区域4形成为n型低浓度区域22的上层(基本正面侧的层)。如此，n型区域1优选为具有由n型低浓度区域22、n型高浓度区域21和n型表面区域4构成的杂质浓度不同的3段杂质浓度分布。在3段杂质浓度中，虽然优选为具有从n型区域1的最下层起以n型低浓度区域22、n型高浓度区域21和n型表面区域4的顺序提高的杂质浓度，但是n型高浓度区域21和n型表面区域4可以具有相同的杂质浓度。在沿着B1-B2线的p型杂质浓度分布(虚线)中，形成有4段杂质浓度分布，其中包括：如前所述，由p+接触区域5和p基极区域3构成的2段杂质浓度分布，以及由p型高浓度区域23和p型低浓度区域24构成的2段杂质浓度分布，其中，p型高浓度区域23通过从p基极区域3的底面起算的第二深度d1表示，p型低浓度区域24通过从p型高浓度区域23的下端起算的第三深度d2表示。此时，如图3所示，通过从p基极区域3的底面起算的第二深度d1表示的p型高浓度区域23优选具有比通过从p型高浓度区域23的下端(n型高浓度区域21的下端)起算的第三深度d2表示的p型低浓度区域24的杂质浓度高的杂质浓度。并且，如图3和图11所示，通过从基板正面起算的第一深度d0表示的由p+接触区域5和p基极区域3构成的区域优选为比n型表面区域4的深度深。在具有这种结构的超结MOSFET100中，即使并列pn层20的杂质浓度比相同耐压的普通MOSFET的漂移层的杂质浓度高，在截止状态时，由于耗尽层在并列pn层20之间从沿着纵向(与基板主表面垂直的方向)延伸的各pn结以低耐压在各并列pn层20内向横向(与基板主表面平行的方向)充分扩展，所以使整个漂移层快速耗尽，从而能够实现高耐压化。并且，因为漂移层的杂质浓度高，所以通态电阻降低。另一方面，在多数情况下，由于功率MOSFET作为开关器件使用，所以不仅要降低通态时发生的导通损耗，而且还需要降低开关时发生的开关损耗。导致开关损耗增大的主要原因之一是关断损耗。为了降低该关断损耗，例如，可以提高关断时的漏极电压的时间变化率(以下，称为关断dv/dt)。然而，当提高关断dv/dt时，容易产生噪声。若要抑制噪声，必须降低关断dv/dt。如此，关断损耗与关断dv/dt之间通常成为权衡关系本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，所述半导体装置包括：由金属‑氧化物‑半导体构成的绝缘栅极结构，设置在第一导电型半导体基板的第一主表面上；以及漂移层，设置在所述第一导电型半导体基板的所述第一主表面和位于该第一主表面的相反侧的第二主表面之间，其中，所述漂移层是包括第一导电型区域和第二导电型区域、且所述第一导电型区域与所述第二导电型区域之间的pn结沿着与所述第一主表面垂直的方向延伸的并列pn层，所述第一导电型区域的与所述第一主表面垂直的方向的长度比与所述第一主表面平行的方向的宽度长，所述第二导电型区域的与所述第一主表面垂直的方向的长度比与所述第一主表面平行的方向的宽度长，并且所述第二导电型区域与所述第一导电型区域沿着与所述第一主表面平行的方向交替地以相接触的方式排列，所述第二导电型区域的所述第二主表面侧的端部上设有第二导电型的第二主表面侧区域，所述第二导电型的第二主表面侧区域在与所述第一主表面平行的方向上、且沿着与所述第一导电型区域和所述第二导电型区域排列的第一方向垂直的第二方向具有以预定的节距高低重复出现的杂质浓度分布。

【技术特征摘要】
【国外来华专利技术】2012.07.19 JP 2012-1606581.一种半导体装置，其特征在于，所述半导体装置包括：MOS栅极结构，设置在第一导电型半导体基板的第一主表面上；以及漂移层，设置在所述第一导电型半导体基板的所述第一主表面和位于该第一主表面的相反侧的第二主表面之间，其中，所述漂移层是包括第一导电型区域和第二导电型区域、且所述第一导电型区域与所述第二导电型区域之间的pn结沿着与所述第一主表面垂直的方向延伸的并列pn层，所述第一导电型区域的与所述第一主表面垂直的方向的长度比与所述第一主表面平行的方向的宽度长，所述第二导电型区域的与所述第一主表面垂直的方向的长度比与所述第一主表面平行的方向的宽度长，并且所述第二导电型区域与所述第一导电型区域沿着与所述第一主表面平行的方向交替地以相接触的方式排列，所述第二导电型区域的所述第二主表面侧的端部上设有第二导电型的第二主表面侧区域，所述第二导电型的第二主表面侧区域在与所述第一主表面平行的方向上、且沿着与所述第一导电型区域和所述第二导电型区域排列的第一方向垂直的第二方向具有以预定的节距高低重复出现的杂质浓度分布。2.根据权利要求1所述的半导体装置，其特征在于，所述第二主表面侧区域包括：第二主表面侧高浓度区域，第二主表面侧高...

【专利技术属性】
技术研发人员：新村康，坂田敏明，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP