纳米线晶体管元件及其制作方法技术

本发明专利技术公开一种纳米线晶体管元件及其制作方法，该纳米线晶体管元件包含有一基底、多个形成于该基底上的纳米线、以及一环绕部分的各该纳米线的栅极。更重要的是，各该纳米线分别包含一第一半导体核心；以及一第二半导体核心。该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数不同于该第一半导体核心的一晶格常数。

【技术实现步骤摘要】

本专利技术涉及一种纳米线晶体管元件，尤其是涉及一种多核心(multiplecore)纳米线晶体管元件。
技术介绍
当元件发展至65纳米技术世代后，使用传统平面式(planar)的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管制作工艺难以持续微缩，因此，现有技术提出以立体或非平面(non-planar)多栅极晶体管元件取代平面晶体管元件的解决途径。举例来说，双栅极(dual-gate)鳍式场效晶体管(FinField effect transistor，以下简称为FinFET)元件、三栅极(tri-gate)FinFET元件、以及Ω(omega)式FinFET元件等都已被提出。现在，则更发展出利用纳米线作为通道的全栅极(gate-all-around，GAA)晶体管元件，作为继续提升元件积成度与元件效能的方案。
技术实现思路
因此，本专利技术的目的在于提供一种纳米线晶体管元件及其制作方法。为达上述目的，本专利技术提供一种纳米线晶体管元件，该纳米线晶体管元件包含有一基底、多个形成于该基底上的纳米线、以及一环绕部分的各该纳米线的栅极。更重要的是，各该纳米线分别包含一第一半导体核心；以及一第二半导体核心。该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数(lattice constant)不同于该第一半导体核心的一晶格常数。本专利技术还提供一种纳米线晶体管元件的制作方法，该制作方法首先提供一基底，该基底上悬置有多个纳米线，且各该纳米线分别包含一第一半导体核心。接下来，进行一第一选择性外延成长(selective epitaxial growth，以下简称为SEG)制作工艺，以于各该纳米线的该第一半导体核心外分别形成一第二半导体核心，且该第二半导体核心与该基底分离。在该第一SEG制作
工艺之后，在该基底上形成一栅极。根据本专利技术所提供的纳米线晶体管元件的制作方法，对已形成有纳米线的基底进行至少一次SEG制作工艺，而于纳米线表面形成另一晶格常数不同于纳米线的半导体外延层，用以增加纳米线通道的载流子迁移率。是以，本专利技术所提供的纳米线晶体管元件为一多核心(multiple core)纳米线晶体管元件，该多核心纳米线晶体管元件的各纳米线通道分别包含至少第一半导体核心与第二半导体核心，第一半导体核心被第二半导体核心环绕与包覆，而第二半导体核心则作为具有较高载流子迁移率(carrier mobility)的纳米线通道(nanowire channel)。附图说明图1A至图2C为本专利技术所提供的一纳米线晶体管元件及其制作方法的一第一优选实施例的示意图，其中图1B为图1A中沿A-A’切线获得的剖视图；图2B为图2A中沿A-A’切线获得的剖面放大图；以及图2C为图2A中沿B-B’切线获得的剖视图；图3A至图3C，图3A至图3C为本专利技术所提供的一纳米线晶体管元件及其制作方法的一第二优选实施例的示意图，其中图3B为图3A中沿A-A’切线获得的剖视图；以及图3C为图3A中沿B-B’切线获得的剖面放大图；图4至图5为本专利技术所提供的一纳米线晶体管元件及其制作方法的一第三优选实施例的示意图；图6为本专利技术所提供的一纳米线晶体管元件及其制作方法的变化型的示意图；图7至图8为本专利技术所提供的一纳米线晶体管元件及其制作方法的一第四优选实施例的示意图。主要元件符号说明100、200 SOI基底200p pMOS元件区200n nMOS元件区102 基底102d 掺杂区104 绝缘层104r 凹槽106 半导体层107、108 外延层110、210p、210n 纳米线112 第一半导体核心114 第二半导体核心116 第三半导体核心120、220p、220n 连接垫122、240 图案化硬掩模130、230p、230n 栅极A-A’、B-B’ 切线具体实施方式请参阅图1A至图2C，图1A至图2C为本专利技术所提供的一纳米线晶体管元件及其制作方法的一第一优选实施例的示意图。首先请参阅图1A与图1B，其中图1B为图1A中沿A-A’切线获得的剖视图。如图1A与图1B所示，本优选实施例首先提供一基底102，基底102上依序形成有一绝缘层104与一半导体层106，例如一单晶硅层106。所以，基底102、绝缘层104与单晶硅层106可构成一硅覆绝缘(silicon-on-insulator，以下简称为SOI)基底100。通过图案化单晶硅层106与蚀刻绝缘层104，基底102上还形成有多个纳米线110以及两个设置于纳米线110两端的连接垫120。如图1B所示，在对应纳米线110之处，绝缘层104被蚀刻而还包含一凹槽104r，因此纳米线110悬置于SOI基底100上，尤其是SOI基底100的绝缘层104上，而与基底102隔离。另外，在本优选实施例中，连接垫120设置于绝缘层104上，故可通过绝缘层104而与基底102隔离。如图1A所示，连接垫120分别设置于各纳米线110的两端，因此纳米线110与连接垫120可具有一爬梯形图案，纳米线110作为爬梯形图案的梯级，而连接垫120则可视为爬梯形图案的梯柱。请继续参阅图1A与图1B。纳米线110可包含第一半导体核心112，在
本优选实施例中，第一半导体核心112与连接垫120包含相同的材料，即单晶硅，但不限于此。熟悉该项技术的人士应知，在本实施例的其他变化型中，第一半导体核心112也可包含其他的材料，例如锗。然而在本优选实施例的其他变化型中，第一半导体核心112与连接垫120也可包含不同的材料。另外，可依需要选择性地进行一硅层修整(Si trimming)步骤，以更缩小纳米线110的第一半导体核心112的直径。请参阅图2A至图2C，图2B为图2A中沿A-A’切线获得的剖视图，而图2C为图2A中沿B-B’切线获得的剖面放大图。接下来，进行一第一SEG制作工艺，以在基底上形成一半导体层，尤其是一外延层107。外延层107可包含一与第一半导体核心112的材料晶格常数不同的材料。举例来说，本优选实施例所提供的外延层107可依据所需晶体管的导电类型而包含锗化硅(Si1-XGeX)或碳化硅(SiC)。此外，外延层107中的锗含量可随制作工艺时间逐渐提升，以不大于60％为主。然而，熟悉该项技术的人士应知，外延层107的材料不限于上述锗化硅或碳化硅，另外像是砷化镓(gallium arsenide，GaAs)、砷化铟(indium arsenide，InAs)、磷化铟(imdium phosphide，InP、或其他三-五族半导体(III-V compound semiconductor)材料都可采用。需注意的是，由于在SEG制作工艺中，外延的形成有沿着半导体层(如硅层)的表面成长的特性，因此，仅有暴露出来的半导体层106表面会形成此一外延层107。如图2B与图2C所示，由于第一半导体核心112完全悬置基底102上，因此外延层107形成在完全暴露出来的第一半导体核心112表面，而环绕且完全包覆第一半导体核心112，并形成如图2B与图2C所示的第二半导体核心114。且第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数，且第二半导体核心114仍然与基底102分离。同时本文档来自技高网...

【技术保护点】
一种纳米线(nanowire)晶体管元件，包含有：基底；多个纳米线，形成于该基底上，且各该纳米线分别包含：第一半导体核心；以及第二半导体核心，该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数(lattice constant)不同于该第一半导体核心的一晶格常数；以及栅极，环绕部分的各该纳米线。

【技术特征摘要】
1.一种纳米线(nanowire)晶体管元件，包含有：基底；多个纳米线，形成于该基底上，且各该纳米线分别包含：第一半导体核心；以及第二半导体核心，该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数(lattice constant)不同于该第一半导体核心的一晶格常数；以及栅极，环绕部分的各该纳米线。2.如权利要求1所述的纳米线晶体管元件，其中该第一半导体核心包含硅。3.如权利要求2所述的纳米线晶体管元件，其中该第二半导体核心包含锗化硅(SiGe)或碳化硅(SiC)。4.如权利要求1所述的纳米线晶体管元件，还包含第三半导体核心，形成于该第二半导体核心与该栅极之间。5.如权利要求4所述的纳米线晶体管元件，其中该第三半导体核心包含硅。6.如权利要求1所述的纳米线晶体管元件，还包含二个连接垫，分别设置于该多个纳米线的两端点。7.如权利要求6所述的纳米线晶体管元件，其中该多个连接垫与该多个纳米线与该基底隔离。8.如权利要求6所述的纳米线晶体管元件，其中该多个连接垫与该第一半导体核心包含相同的材料。9.如权利要求6所述的纳米线晶体管元件，其中该多个连接垫与该基底包含相同的材料。10.如权利要求6所述的纳米线晶体管元件，还包含半导体层，覆盖该多个连接垫，且该半导体层与该第二半导体核心包含相同的材料。11.一种纳米线晶体管元件的制作方法，包含有：提供一基底，该基底上悬置有多个纳米线，且各该纳米线分别包含一第一半导体核心；进行一第一选择...

【专利技术属性】
技术研发人员：冯立伟，蔡世鸿，洪世芳，林昭宏，郑志祥，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71