半导体器件制造技术

本申请涉及半导体器件。除其他以外，本文讨论了包括第一导电层和第二导电层的半导体器件，所述第一导电层包括栅道和漏接触区，并且所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分。半导体器件的第一表面可以包括耦合到栅道的栅焊垫以及耦合到漏接触区和漏导体的漏焊垫。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

除其他以外，本申请的示例涉及金属氧化物半导体场效应晶体管(MODFET)以及其制造方法。更为具体地说，本申请的示例涉及多层功率M0SFET。技术背景·很多分立型金属氧化物半导体场效应晶体管(MOSFET)器件的布局包括芯片中的栅焊垫，栅焊垫的尺寸大到可以容纳接合线或其它连接物。由于这种尺寸要求，栅焊垫可以占据较小芯片的大部分(例如，50%等)。此外，因为在很多示例中，在栅焊垫下没有有源区，因此所需的栅焊垫尺寸可以限制半导体器件中的有源区。图I概括地示出了半导体器件100的一部分的示例，包括源接触区102、栅极电介质103、栅总线104、栅结构105、第二电介质106和衬底113。在某些示例中，栅结构105可以包括栅焊垫、栅道、或者ー个或多个其它栅接触区或栅总线结构，并且栅结构105的尺寸可以提供足够的接合区。在某些示例中，衬底可以通过诸如栅氧化层之类的薄介电材料(未不出)而与栅总线隔尚。在这个示例中，源接触区102通过间隙107与栅结构105隔离，间隙107被配置为維持最小的距离，并且在栅结构105与源接触区102之间提供适当隔离，并且源接触区102通过第二电介质106与栅总线104隔离。在各个示例中，取决于用于制造和操作特定半导体器件的处理參数和设计參数，该器件的非有源区可以而变化。在图I的示例中，源接触区102的边缘粗略地限定了栅总线104下方的非有源区111，非有源区111限制半导体器件100的有源区108。通常，诸如功率FET器件之类的器件的非有源区是不能用于创建用于传导电流的功能通道的区域。在一个示例中，芯片的有源区108可以包括形成活动沟槽阵列的ー个或多个沟槽。在某些示例中，置于活动沟槽阵列中的一个或多个栅电极可以形成半导体器件100的源区的一部分，其一部分可以从栅结构105横向偏移。在某些示例中，衬底113的较低面(其与半导体器件100的工作顶面大体上相対)可以包括半导体器件100的漏区。在某些示例中，栅结构105下方的非有源区111可以具有大于约55um的宽度。
技术实现思路
除其他以外，本文讨论了包括耦合到源区的第一金属层和耦合到栅结构的第二金属层的半导体器件，其中，第一金属层和第二金属层的至少一部分重叠以在不增加器件尺寸的情况下给器件提供额外的有源区。在某些示例中，金属间电介质可以在第一金属层和第二金属层的重叠的部分之间提供电隔离。在某些示例中，包括用于外部连接的焊垫和栅道的栅结构可以包括覆盖半导体器件的有源区(例如，功率MOSFET器件的有源区)的金属部分。在某些示例中，形成源接合焊垫的第二金属层可以延伸到器件的末端，以提供改善的热传递和电流容量。在某些示例中，将多晶硅栅道或隔离的多晶硅焊垫电耦合到金属栅接合焊垫的配合通孔(tie-down vias)也可以改善金属栅接合焊垫与器件的粘合。在某些示例中，半导体器件可以包括多个导电层，所述多个导电层被配置为允许自定义地放置器件的外部終端，与具有相同尺寸和形状的现有器件(例如，诸如功率MOSFET之类的现有芯片级封装(CSP)器件)相比，这也可以提供增加的有源区。本文还讨论了一种半导体器件，包括衬底；第一器件表面，其覆盖所述衬底，所述第一器件表面包括至少三个焊垫，其中，所述至少三个焊垫包括漏焊垫、栅焊垫、以及源焊垫；多个挖有沟槽的栅结构，其被耦合到所述栅焊垫，所述多个挖有沟槽的栅结构被配置为在电压被施加于所述栅焊垫时，控制所述源焊垫与所述漏焊垫之间的电流的流动；第一导电层，其包括漏接触区，所述漏接触区被耦合到所述漏焊垫，栅道，所述栅道被耦合到所述栅焊垫，以及源接触区，其被耦合在所述源焊垫与所述多个挖有沟槽的栅结构之间；以及第二导电层，所述第二导电层的至少一部分使用电介质与所述第一导电层的至少一部分分离，其中，所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分，其中，所述漏导体被耦合到所述漏接触区。该部分g在提供对本专利申请的主题的概括，并非g在提供对本技术的排他 性或穷尽性解释。包含具体实施方式是为了提供与本专利申请有关的其它信息。附图说明在附图中(这些附图不一定是按照比例绘制的)，相似的数字可以描述不同的视图中的类似组件。具有不同字母后缀的相似数字可以表示类似组件的不同实例。附图通过举例说明而非限制的方式概括地示出了本文中讨论的各个实施例。图I概括地示出了栅道结构的示例。图2概括地示出了根据本申请主题的诸如功率晶体管之类的半导体器件的一部分的示例。图3概括地示出了一种用于制造诸如图2和图3的示例中所示出的半导体结构的一部分的方法的不例。图4A-4G概括地示出了一种用于制造半导体结构的一部分的方法的示例。图5A概括地示出了半导体器件的示例的顶视图。图5B概括地示出了具有使用配合通孔耦合到第二金属层栅焊垫的沟槽栅道的半导体器件的示例的横截面。图6-7概括地示出了分段的第二金属层栅道结构的示例。图8概括地示出了包括掩埋第一金属栅道配置的栅道结构的示例。图9概括地示出了被配置用于芯片级封装的诸如功率MOSFET之类的半导体器件的示例。图10概括地示出了诸如CSP功率MOSFET之类的示例性器件的顶视横截面。图IIA-IIC概括地示出了诸如CSP功率MOSFET之类的示例性器件的一系列顶视横截面。图12A-12C概括地示出了诸如CSP功率MOSFET之类的示例性器件的一系列顶视横截面。图13概括地示出了诸如功率MOSFET之类的器件的示例性横截面。图14概括地示出了器件的示例性第二横截面。图15概括地示出了器件的示例性横截面。图16概括地示出了可替代的多级器件的示例性横截面。图17概括地示出了诸如多级功率MOSFET器件之类的器件的第一导电层示例的顶视图。具体实施例除其他以外，本专利技术人已经认识到ー种半导体器件布局，这种半导体器件布局具有第一金属结构和第二金属结构，第一金属结构和第二金属结构至少部分垂直重叠以在不増加半导体器件尺寸的情况下增加半导体器件的有源区。在一个示例中，这种半导体器件布局可以包括耦合到源区的第一金属和耦合到栅结构的第二金属。在某些示例中，第一金属和第二金属可以形成第一金属结构和第二金属结构的部分。在一个示例中，源区可以包 括诸如源焊垫或源电极之类的源接触区。在其它示例中，源区可以包括半导体器件的衬底的源区。在一个示例中，栅结构可以包括栅焊垫、栅道或者ー个或多个其它栅接触区或栅总线结构。在一个示例中，第二金属层的至少一部分可以被配置成与第一金属层的至少一部分重叠，以在不増加器件芯片尺寸的情况下增加诸如功率FET之类的的器件的有源区。在某些示例中，本文所描述的半导体器件布局可以被配置成减小半导体器件(或者是包括一个或多个半导体器件的半导体芯片)的非有源区，从而在不增加芯片或器件的尺寸的情况下，増加芯片或器件的有源区。在某些示例中，根据本申请主题的器件可以被配置为减小个别半导体器件关于栅结构的尺寸，在定位器件或芯片上的栅焊垫或者在估量器件或芯片上的栅焊垫的尺寸方面提供灵活性，増加器件的可用有源区约5%或者更多，或者改善诸如功率晶体管的漏-源电阻(RDS)之类的器件的“导通”电阻。图2概括地示出了诸如功率晶体管之类的半导体器件200的一部分的示例，包括衬底213、源接触区202、栅极电本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；第一器件表面，其覆盖所述衬底，所述第一器件表面包括至少三个焊垫，其中，所述至少三个焊垫包括：漏焊垫；栅焊垫；以及源焊垫；多个挖有沟槽的栅结构，其被耦合到所述栅焊垫，所述多个挖有沟槽的栅结构被配置为在电压被施加于所述栅焊垫时，控制所述源焊垫与所述漏焊垫之间的电流的流动；第一导电层，其包括：漏接触区，所述漏接触区被耦合到所述漏焊垫；栅道，所述栅道被耦合到所述栅焊垫；以及源接触区，其被耦合在所述源焊垫与所述多个挖有沟槽的栅结构之间；以及第二导电层，所述第二导电层的至少一部分使用电介质与所述第一导电层的至少一部分分离，其中，所述第二导电层包括漏导体，所述漏导体的至少一部分覆盖所述栅道的至少一部分，其中，所述漏导体被耦合到所述漏接触区。

【技术特征摘要】
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【专利技术属性】
技术研发人员：托马斯·E·格雷布斯，J·S·普瑞斯，
申请(专利权)人：快捷半导体苏州有限公司，快捷半导体公司，
类型：实用新型
国别省市：