一种晶体管，该晶体管包含：包括注入基板之第一杂质区的源极区、包括注入基板之第二杂质区的漏极区，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，第二侧形成在第二杂质区的一部分上，第一侧的厚度小于约100埃，第二侧的厚度等于或大于125埃。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上系关于半导体器件，且特别系关于横向双扩散金氧半导体(LDMOS)器件。
技术介绍
诸如直流(DC/DC)转换器之电压调节器系用于提供电子系统稳定的电压源。高效率直流转换器尤为低功率器件之电源管理所需，例如膝上型笔记型电脑和手机。切换电压调节器(或简称“切换调节器”)已知为高效型直流转换器。切换调节器藉由以下方式产生输出电压将输入DC电压转换成高频电压，并过滤该高频输入电压而产生输出DC电压。 明确地说，切换调节器包括开关，用以交替耦合及去耦合输入DC电压源(如电池)和负载(如集成电路)。通常包括电感器与电容器的输出滤波器耦接在输入电压源与负载之间，以过滤开关输出，进而提供输出DC电压。控制器(如脉宽调变器或脉频调变器)控制开关，以维持实质固定不变的输出DC电压。横向扩散金氧半导体(LDMOS)晶体管因其比接通电阻和漏极/源极击穿电压而用于切换调节器。
技术实现思路
本专利技术之一个态样为一种晶体管，包含包括注入基板之第一杂质区的源极区、包括注入基板之第二杂质区的漏极区，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，第二侧形成在第二杂质区的一部分上，第一侧的厚度小于约100埃.(人),第二侧的厚度等于或大于125埃。实施方式可包括一或多个下列特征。第二侧的厚度可为第一侧的厚度的至少五倍。第一侧的厚度可为约70埃或以下。第一侧的厚度可为约35埃或以下。源极可包括自行对准之第三杂质区。第三杂质区的最高掺杂浓度可为约I X IO17个原子/平方厘米至I X IO18个原子/平方厘米。邻接氧化层之第三杂质区表面的掺杂浓度可低于约5 X IO17个原子/平方厘米。掺杂浓度可低于约3 X IO17个原子/平方厘米。第三杂质区可位在晶体管的电流路径。第二侧的厚度可为约120埃至800埃，例如约200埃至400埃。晶体管可为横向双扩散金氧半导体(LDMOS)。本专利技术之另一态样为一种晶体管，包含包括注入基板之第一杂质区的源极区、包括注入基板之第二杂质区的漏极区，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，第二侧形成在第二杂质区的一部分上，第一侧具有使晶体管之导通电压小于O. 6伏特(V)的厚度。实施方式可包括一或多个下列特征。晶体管的导通电压可为O. 4至O. 5V。源极可包括自行对准之第三杂质区。第三杂质区的最高掺杂浓度可为约IXlO17个原子/平方厘米至I X IO18个原子/平方厘米。邻接氧化层之第三杂质区表面的掺杂浓度可低于约5 X IO17个原子/平方厘米。掺杂浓度可低于约3X IO17个原子/平方厘米。第三杂质区可位在晶体管的电流路径。晶体管可为横向双扩散金氧半导体(LDMOS)。本专利技术之又一个态样为一种晶体管，包含包括注入基板之第一杂质区的源极区、包括注入基板之第二杂质区的漏极区、本征二极管，以及包括形成于基板上之氧化层和形成于氧化层上之导电材料的栅极，氧化层包含第一侧和第二侧，第一侧形成在第一杂质区的一部分上，且第二侧形成在第二杂质区的一部分上，第一侧具有使晶体管之导通电压小于本征二极管之导通电压的厚度。实施方式可包括一或多个下列特征。晶体管的导通电压可为O. 4至O. 6V。源极可包括自行对准之第三杂质区。第三杂质区的最高掺杂浓度可为约IXlO17个原子/平方厘米至I X IO18个原子/平方厘米。邻接氧化层之第三杂质区表面的掺杂浓度可低于约5 X IO17个原子/平方厘米。掺杂浓度可低于约3X IO17个原子/平方厘米。第三杂质区可位在晶体管的电流路径。晶体管可为横向双扩散金氧半导体(LDMOS)。本专利技术之再一个态样为一种制造晶体管的方法，包括以下步骤把光刻胶铺设于栅极上，该栅极包括形成于基板上之氧化层和形成于氧化层上之导电材料、使用光刻胶做为掩模，蚀刻栅极而移除部分导电材料，以及使用光刻胶与导电材料做为掩模，将杂质区注入基板中，使杂质区自行对准栅极。实施方式可包括一或多个下列特征。氧化层可被形成为使得氧化层的第一侧比氧化层的第二侧薄。第一侧的厚度可小于约100埃，第二侧的厚度可为第一侧的厚度的至少五倍。光刻胶的厚度可小于约O. 5微米(μ m)。注入杂质区之步骤可包括以与基板之主要表面之夹角小于90度之角度，使用原子来轰击基板。注入杂质区之步骤可持续进行，直到基板的掺杂浓度介于约I X IO13个原子/平方厘米至5 X IO18个原子/平方厘米之间为止。本专利技术之另一个态样为一种制造晶体管的方法，包括以下步骤蚀刻栅极的第一 侦牝该栅极包括形成于基板上之氧化层和形成于氧化层上之导电材料，且该蚀刻步骤移除了导电材料的第一部分、将杂质区注入基板中，使得杂质区为自行对准，以及蚀刻栅极的第二侧而移除导电材料的第二部分。实施方式可包括一或多个下列特征。氧化层可被形成为使得氧化层的第一侧比氧化层的第二侧薄。第一侧的厚度可小于约100埃，第二侧的厚度可为第一侧的厚度的至少五倍。注入杂质区之步骤可包括以与基板之主要表面之夹角小于90度之角度，使用原子来轰击基板。注入杂质区之步骤可持续进行，直到基板的掺杂浓度介于约I X IO13个原子/平方厘米至5 X IO18个原子/平方厘米之间为止。本专利技术之又一个态样为一种制造晶体管的方法，包括以下步骤把第一光刻胶铺设于栅极上，该栅极包括形成于基板上之氧化层和形成于氧化层上之导电材料、使用第一光刻胶做为掩模，蚀刻栅极的第一侧而移除导电材料的第一部分、将杂质区注入基板中，使得杂质区为自行对准、把第二光刻胶铺设于栅极上，以及使用第二光刻胶做为掩模，蚀刻栅极的第二侧而移除导电材料的第二部分。本专利技术之再一个态样为一种制造集成电路的方法，包括以下步骤在基板上形成多个LDMOS晶体管，每一 LDMOS晶体管包括栅氧化层，该栅氧化层包含靠近LDMOS晶体管之源极侧的第一侧和靠近LDMOS晶体管之漏极侧的第二侧，第一侧的厚度小于约100埃，第二侧的厚度等于或大于125埃，以及在基板上形成多个互补式金氧半导体(CMOS)晶体管，其中每一 CMOS晶体管包括栅氧化层，且形成CMOS晶体管的栅氧化层之步骤系和形成LDMOS晶体管之栅氧化层的第一侧之步骤同时进行。实施方式可包括一或多个下列特征。CMOS晶体管的栅氧化层可被形成为和LDMOS晶体管之栅氧化层的第一侧一样厚。第二侧的厚度可为第一侧的厚度的至少五倍。第一侧的厚度可为约70埃或以下，例如约35埃或以下。形成多个LDMOS晶体管之步骤可包括沉积LDMOS栅极导体，形成多个CMOS晶体管之步骤可包括沉积CMOS栅极导体，且LDMOS栅极导体和CMOS栅极导体可同时沉积。LDMOS栅极导体和CMOS栅极导体可为多晶硅。CMOS栅极的栅氧化层可有实质均匀的厚度。 一些实施方式可具备一或多个下列优点。具小于约40埃之栅氧化物的晶体管可让晶体管的导通电压小于本征二极管的导通电压。导通电压小于本征二极管之导通电压的晶体管可缩短晶体管的恢复时间。缩短恢复时间可提闻晶体管的效率，特别在闻切换速率下。在注入P-本体前把光刻胶铺设于栅极上可提供额外保护层，以免杂质不当注入基板中。在注入P-本体前蚀本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：马可·A·苏尼加，
申请(专利权)人：沃特拉半导体公司，
类型：
国别省市：
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