将第一多晶硅（多晶硅-1）沉积到已经在基板中形成的深沟槽中。执行第一多晶硅抛光处理以平坦化多晶硅-1的暴露的表面使得该表面与相邻表面齐平。然后，在深沟槽之间的基板中形成浅沟槽，并将第二多晶硅（多晶硅-2）沉积到这些浅沟槽中。执行第二多晶硅抛光处理以平坦化多晶硅-2的暴露的表面使得该表面与相邻表面齐平。然后，形成与多晶硅-1以及多晶硅-2的金属触点。
【技术实现步骤摘要】
【国外来华专利技术】相关申请本申请要求提交于2010年3月2日的第61/309，824序列号，专利技术名称为“Structures and Methods of Fabricating Dual Gate MIS Devices” 的美国临时专利申请的优先权，在此结合其全文作为参考。
技术介绍
为节约电力，降低晶体管中的电力损耗(power loss)十分重要。在金属氧化物半导体场效应晶体管(MOSFET)装置中，可通过减小装置的漏极到源极导通电阻来降低电力损耗。为了在MOS装置中实现高击穿电压，可增大外延(epi )层和/或电阻率，但这可能对导通电阻造成不利影响。为了减轻该问题，可引入与该装置关断时的电流的方向垂直的已调电场。在漂移区中的已调电场提高了击穿电压，并且相对于更传统的MOS装置对于给定击穿电压允许有更高的掺杂浓度。生成这样的电场的一种方法是沿漂移区的侧面包括“分开的栅极(split gate)”。在分栅式结构中，MOS结构(例如，沟槽)沿漂移区的侧面生成。与源极相连的屏蔽多晶硅(poly)区被置于沟槽内的栅极多晶硅下方，并且该栅极结构建造在沟槽顶部上。分栅式结构提供了许多优点，包括更好的开关电压(switching voltage)和击穿电压，以及更低的导通电阻，但是这种结构很难制造。
技术实现思路
因此，一种改进的制造方法，以及一种其本身借助于这种方法并具有诸如那些与分栅式装置相关联的优点的装置将是很有价值的。在依据本专利技术的一个实施例中，第一多晶硅(多晶硅-I)被沉积到已经在基板中形成的深沟槽中。执行第一多晶硅抛光处理以平坦化多晶硅-I的暴露的表面，使得这些表面与相邻表面齐平。然后，在深沟槽之间的基板中形成浅沟槽，并且将第二多晶硅(多晶硅-2)沉积到浅沟槽中。执行第二多晶硅抛光处理以平坦化多晶硅-2的暴露的表面，使得该表面与相邻表面齐平。更具体地，在一个实施例中，在深沟槽内以及在深沟槽之间的台面(mesa)之上形成第一氧化层，然后，将多晶硅-I沉积到这些深沟槽中。执行第一多晶硅抛光处理以除去至少一部分多晶硅-1，还执行氧化物抛光处理以从台面上除去至少一部分第一氧化层，以形成平滑的表面。在第一多晶硅抛光和氧化物抛光处理之后，在深沟槽之间的台面中形成浅沟槽。在浅沟槽之内以及在深沟槽和浅沟槽之间的台面之上形成第二氧化层。然后，将多晶硅-2沉积到这些浅沟槽中。执行第二多晶硅抛光处理以除去至少一部分多晶硅_2。然后可形成与多晶硅-I接触的第一金属触点以及与多晶硅-2接触的第二金属触点。第一金属触点直接位于多晶硅-I之上并与多晶硅-I接触，并且，第二金属触点直接位于多晶硅-2之上并与多晶硅-2接触。在一个实施例中，第一金属触点是第一金属层的一部分，并且第二金属触点是第二金属层的一部分，其中第一和第二金属层处于同一表面的平面中，但是物理上彼此分开。据此，在一个实施例中，形成了例如双栅极结构的半导体装置。这样的装置包括在基板中以交替的方式彼此平行形成的源极沟槽和栅极沟槽。这些栅极沟槽比源极沟槽浅。源极触点在源极沟槽的一端处被耦合至源极沟槽中的多晶硅-I。源极触点直接位于多晶硅-I的表面之上并与多晶硅-I的表面接触。栅极触点在栅极沟槽的一端处被耦合至栅极沟槽中的多晶硅-2 (源极和栅极触点形成于沟槽的相反端)。栅极触点直接位于多晶硅-2的表面之上并与多晶娃~2的表面接触。作为第一和第二多晶娃抛光处理的结果，多晶娃-I和多晶硅-2的表面与相邻表面齐平(例如，与由栅极和源极沟槽形成的台面齐平)。源极触点是第一金属层的一部分，且栅极触点是第二金属层的一部分。该第一和第二金属层彼此物理分离，并处于同一表面的平面中。在一个实施例中，第一和第二多晶硅抛光处理和氧化物抛光处理为化学机械抛光(CMP)处理。使用CMP有利于诸如双栅极结构的装置的制造，使用CMP允许对源极和栅极沟 槽之内的多晶硅和每个源极沟槽顶部的氧化物进行平坦化，这导致了对结构的更好的控制以及改进的处理容限，从而改善了性能。例如，平坦化改进了在光刻过程中的聚焦深度。结果，金属可被更加精确和均匀地被沉积，并且能够形成更浅的沟槽。因此，装置特征可以被调整到更小的尺寸。在阅读以下在不同附图中说明的详细说明之后，本领域技术人员将认识到本专利技术的这些以及其它目的和优点。附图说明了本专利技术的实施例，并且与说明书一起，起到揭示本专利技术的原理的作用，附图被结合在本说明书中并构成本说明书的一部分。贯穿这些附图和说明，相似的编号指示相似的元件。图I是依据本专利技术的半导体装置的一个实施例的俯视图；图2、图3、图4、图5和图6是沿不同轴的截面图，其示出了依据本专利技术的实施例的半导体装置的元件；图7A和图7B说明了被用于制造依据本专利技术的实施例的半导体装置的处理的流程图；图8、图9、图10、图11、图12、图13、图14、图15、图16和图17是示出在依据本专利技术实施例的半导体装置的制造中选定步骤的截面图。具体实施例方式在以下对本专利技术的详细说明中，为了提供对本专利技术透彻的理解而阐述了多个特定细节。但是，本领域技术人员将认识到，没有这些特定细节或具有其等同物也可实现本专利技术。在其它情况下，为了不使得本专利技术的各方面不必要地模糊，没有详细描述众所周知的方法、过程、组件和电路。下面的详细说明的一些部分将以用于制作半导体装置的操作的过程、逻辑框、处理和其它符号表达的方式来表达。这些说明和表达是半导体装置制作领域的技术人员使用的手段，用于将他们的工作的实质最有效地传达给其它本领域技术人员。在本申请中，过程、逻辑框、处理或类似物，被认为是产生所期望的结果的步骤或指令的前后一致序列。这些步骤是需要对物理量进行物理操纵的步骤。但是，应该记得，所有这些的和类似的术语与适当的物理量关联，并且仅仅是应用于这些量的便利标记。除非根据以下讨论显而易见地特地做出其它陈述，否则可体会到，贯穿本申请，利用诸如“形成”、“执行”、“产生”、“沉积”、“生长”、“蚀刻”或类似术语的讨论是指半导体装置制作的行为和处理。附图并未按比例描绘，并且仅是结构的一部分，以及形成那些结构的不同的层，可在附图中被示出。而且，制作过程和步骤可与在此所讨论的过程和步骤一起执行；也就是说，在此示出和描述的步骤之前、之间和/或之后，可能还存在许多处理步骤。重要的是，依据本专利技术的实施例可结合其它(可能是常规的)处理和步骤被实现，而不会产生明显干扰。大体上说，依据本专利技术的实施例，可替代常规处理的部分，而不明显影响外围的处理和 步骤。在本文中使用时，字母“η”是指η型掺杂剂，而字母“P”是指P型掺杂剂。加号“ + ”或减号分别被用于表示相对高或相对低的掺杂剂浓度。尽管一些附图是在一种类型的装置的上下文中讨论的，但依据本专利技术的实施例并没有受到这样的限制。即，在此所描述的特征能够在η型沟道装置也能够在P型沟道装置中使用。对一种类型的装置的讨论可以通过以相应的η型掺杂剂和材料取代P型掺杂剂和材料而映射到另一种类型的装置，并且反之亦然。图I是依据本专利技术的半导体装置100的一个实施例的俯视图。这种半导体装置100可一般涉及双栅极结构。该半导体装置100可被实现成金属绝缘体半导体(MIS)装置。在图I中说明了半导体装置100的多个级别或多个层。图I所说明的结构包括许多平行的沟槽，这些沟槽以被称本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：K特里尔，白玉明，DN帕塔纳雅克，罗志云，
申请(专利权)人：维西埃硅化物公司，
类型：
国别省市：
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