具有采用间隙壁的自对准体接触的沟槽MOSFET制造技术

具有采用间隙壁的自对准体接触的沟槽MOSFET。根据本发明专利技术的实施例，一种半导体器件包括半导体衬底，以及形成于所述半导体衬底中的至少两个栅极沟槽。所述沟槽中的每个包括栅电极。所述半导体器件还包括形成于所述半导体衬底中所述栅极沟槽之间的体接触沟槽。所述体接触沟槽在所述体接触沟槽的底部具有较低的宽度，以及在所述体接触沟槽之下具有欧姆体接触注入。所述欧姆体接触注入的水平范围至少是所述体接触沟槽的较低的宽度。所述体接触沟槽的较低的宽度。所述体接触沟槽的较低的宽度。

【技术实现步骤摘要】
具有采用间隙壁的自对准体接触的沟槽MOSFET
[0001]分案申请信息
[0002]本专利技术专利申请是申请日为2016年10月17日，申请号为201680060990.5，以及专利技术名称为“具有采用间隙壁的自对准体接触的沟槽MOSFET”的专利技术专利申请案的分案申请。
[0003]相关申请
[0004]本申请要求于2015年10月19日提交的62/243,502号美国临时申请的权益，在此其全部内容通过引用合并于此。
[0005]本申请涉及Bobde等人于2012年4月20日提交的共同未决、共同拥有的题为“混合分离栅半导体(Hybrid Split Gate Semiconductor)”的13/460,567号美国专利申请，在此其全部内容通过引用合并于此。
[0006]本申请涉及Terrill和Guan于2013年10月21日提交的共同未决、共同拥有的题为“具有高能量掺杂注入的半导体结构(Semiconductor Structure with High Energy Dopant Implantation)”的14/058,933号美国专利申请，在此其全部内容通过引用合并于此。


[0007]本专利技术的实施例涉及集成电路设计和制造领域。更具体地，本专利技术的实施例涉及用于具有采用间隙壁的自对准体接触的沟槽MOSFET的系统和方法。

技术介绍

[0008]传统的沟槽MOSFET实质上并不受益于工艺几何尺寸的减小，例如，沟槽之间间距的减小。亚微米的单元间距缩放对于增加沟道密度来说通常是期望的，增加沟道密度相应地减小了每单位面积的沟道电阻。然而，这种缩放也可能导致每单位面积的不被期望的更窄的平台宽度，其可能增加漂移区电阻。此外，由于平台宽度的减小，沟道区域与体接触之间的距离有害地减小，其可导致阈值电压的不期望地增加。

技术实现思路

[0009]因此，需要用于具有自对准体接触的沟槽金属氧化物半导体场效应晶体管(MOSFET)的系统和方法。还存在对于具有自对准体接触的沟槽MOSFET的额外的需要，所述具有自对准体接触的沟槽MOSFET在体接触注入与栅极沟槽之间具有增加的间隔。进一步需要的是用于具有自对准体接触的沟槽MOSFET的系统和方法，所述具有自对准体接触的沟槽MOSFET在精细化上具有提高的性能(例如，更小的栅极间间距尺寸)。还存在对用于具有自对准体接触的沟槽MOSFET的系统和方法的进一步需要，所述具有自对准体接触的沟槽MOSFET与现有的集成电路设计、制造和测试的系统和方法兼容和互补。本专利技术的实施例提供了这些优点。
[0010]根据本专利技术的实施例，一种半导体器件包括半导体衬底，以及形成于所述半导体衬底中的至少两个栅极沟槽。所述沟槽中的每个包括栅电极。所述半导体器件还包括形成
于所述半导体衬底中栅极沟槽之间的体接触沟槽。所述体接触沟槽在所述体接触沟槽的底部具有较低的宽度，并且在所述体接触沟槽的之下具有欧姆体接触注入。所述欧姆体接触注入的水平范围至少是所述体接触沟槽的较低的宽度。
[0011]根据本专利技术的另一实施例，一种半导体器件包括半导体衬底，以及形成于所述半导体衬底中的至少两个栅极沟槽。所述沟槽中的每个包括栅电极。所述半导体器件还包括形成于所述半导体衬底中栅极沟槽之间的体接触沟槽。所述体接触沟槽的特征为具有大体上恒定的侧墙斜坡，直到第一深度。所述半导体器件进一步包括形成于所述半导体衬底中的从所述体接触沟槽的底部延伸的体接触沟槽扩展区。所述体接触沟槽扩展区的侧墙与所述体接触沟槽的侧墙斜坡不相交。所述半导体器件包括在所述体接触沟槽扩展区的之下的欧姆体接触注入。所述欧姆体接触注入的水平范围至少是所述体接触沟槽在第一深度处的宽度。
[0012]根据本专利技术的第一方法实施例，多个栅极沟槽形成于半导体衬底中。体接触沟槽形成于所述半导体衬底中所述栅极沟槽之间的平台中。在体接触沟槽的侧墙上沉积间隙壁。欧姆体接触通过所述体接触沟槽被注入到所述半导体衬底中，利用所述间隙壁自对准所述注入。在所述注入之前，体接触沟槽扩展区可以通过所述体接触沟槽被刻蚀到所述半导体衬底中，利用所述间隙壁自对准所述刻蚀。
附图说明
[0013]并入并形成本说明书的一部分的附图例示了本专利技术的实施例，并与描述一起用于解释本专利技术的原理。除非另有说明，否则附图不按比例绘制。
[0014]图1A例示了根据本专利技术实施例的、在制造的中间状态中的半导体晶圆。
[0015]图1B例示了根据本专利技术实施例的、欧姆体接触的自对准注入。
[0016]图1C例示了根据本专利技术实施例的、体接触沟槽扩展区的自对准刻蚀。
[0017]图1D例示了根据本专利技术实施例的、欧姆体接触的自对准注入。
[0018]图2例示了根据本专利技术实施例的示例性方法。
具体实施方式
[0019]现在将详细参考本专利技术的各个实施例，其例子在附图中被例示。尽管将结合这些实施例来描述本专利技术，可以理解的是，它们不意图将本专利技术限制为这些实施例。正相反，本专利技术意图覆盖可包括于如所附的权利要求所限定的本专利技术的精神和范围内的替代物、修改和等同物。进一步地，在下面的本专利技术的详细描述中，阐述了许多具体细节以便提供对本专利技术的透彻理解。然而，本领域普通技术人员可以认识到，在没有这些具体细节的情况下，本专利技术也可以被实践。在其他例子中，没有描述众所周知的方法、程序、组件和电路，以避免不必要地模糊本专利技术的方面。
[0020]符号和术语
[0021]随后的详细描述的某些部分(例如工艺200)是按照可以在计算机存储器上执行的程序、步骤、逻辑块、处理、操作和对数据位的操作的其他符号表示而呈现的。这些描述和表示是数据处理领域的技术人员用于最有效地传达他们工作的实质给本领域其他技术人员的手段。程序、计算机执行的步骤、逻辑块、过程、操作等，在此处，并且一般地被构思为导致
期望的结果的步骤或指令的自恰序列。步骤是对物理量的那些需要的物理操作。通常，尽管不是必要的，但这些量采取能够被存储、传输、结合、比较以及以其他方式在计算机系统中被操纵的电信号或磁信号的形式。以比特、值、元素、符号、字符、术语、数字或类似物来引用这些信号时常被证明是方便的，主要是出于普遍使用的原因。
[0022]然而，应该铭记的是，全部的这些以及类似的术语将与合适的物理量相关联，并且仅仅是应用于这些量的方便的标签。除非进行了具体陈述，否则如从下面的讨论明显的是，被领会到，贯穿本专利技术，利用诸如“形成”或“沉积”或“注入”或“刻蚀”或“处理”或“切割”或“填充”或“粗糙化”或“进入”或“执行”或“生成”或“调整”或“创建”或“执行”或“继续”或“索引”或“计算”或“转换”或“计算”或“确定”或“测量”或“聚集”或“运行”等之类的术语的讨论，指的是计算机系统或类似电子计算装置的动作或过程，其将被表示为计算机系统的寄存器和存储器内的物理(电学)量的数据操纵和转换为其他数据，该其他数据类似地被表示为计算机系统的存储器或寄存器或其他这种信息存储、转换或显示装置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底；形成在所述半导体衬底中的至少两个栅极沟槽，其中所述沟槽中的每个包括栅电极；形成在所述半导体衬底中所述栅极沟槽之间的体接触沟槽，所述体接触沟槽的特征为具有至第一深度的大体上恒定的侧墙斜率；形成在所述半导体衬底中自所述体接触沟槽的底部延伸的体接触沟槽扩展区，其中所述体接触沟槽扩展区的侧墙与所述体接触沟槽的侧墙不相交；以及在所述体接触沟槽扩展区之下的欧姆体接触注入，其中所述欧姆体接触注入的水平范围不大于所述体接触沟槽在所述第一深度处的宽度。2.如权利要求1所述的半导体器件，进一步包括位于所述体接触沟槽的侧面上的多个间隙壁。3.如权利要求2所述的半导体器件，其中所述体接触沟槽扩展区的侧墙偏离所述体接触沟槽的相应侧墙所述间隙壁的厚度。4.如权利要求1所述的半导体器件，其中所述体接触沟槽扩展区的侧墙的斜率与所述体接触沟槽的所述斜率不同。5.如权利要求1所述的半导体器件，其中所述体接触沟槽扩展区的侧墙的斜率大体上是垂直的。6.如权利要求1所述的半导体器件，其中所述体接触沟槽扩展区在所述第一深度以下扩展约0.1至0.3μm。7.如权利要求1所述的半导...

【专利技术属性】
技术研发人员：管灵鹏，K，
申请(专利权)人：维西埃硅化物公司，
类型：发明
国别省市：