具有多个栅极垫的半导体器件制造技术

公开一种包括附加的栅极垫的半导体器件，以及制造和测试这种器件的方法。器件可以包括第一栅极垫、第二栅极垫和第三栅极垫。第一栅极垫连接于包括栅极氧化层的栅极。第二和第三栅极垫是器件的静电放电(ESD)保护网络的一部分。ESD保护网络最初与第一栅极垫隔离并因此与栅极和栅极氧化层隔离。因此，可以有效地执行栅极氧化物完整性(GOI)测试，并且可以检查栅极氧化层的可靠性和质量。随后可以将第二栅极垫连接于第一栅极垫，以启用ESD保护网络，并且当封装器件时，第三栅极垫可以随后连接至外部端子。

Semiconductor devices with multiple gate pads

A semiconductor device including an additional gate pad and a method for manufacturing and testing such a device are disclosed. The device may include a first gate pad, a second gate pad and a third gate pad. The first gate pad is connected to a gate including a gate oxide layer. The second and third gate pads are part of the ESD protection network of the device. ESD protection network is initially isolated from the first gate pad and therefore from the gate and gate oxide layer. Therefore, the gate oxide integrity (GOI) test can be performed effectively, and the reliability and quality of the gate oxide layer can be checked. The second gate pad can then be connected to the first gate pad to enable the ESD protection network, and when the device is encapsulated, the third gate pad can then be connected to the external terminal.

【技术实现步骤摘要】
【国外来华专利技术】具有多个栅极垫的半导体器件
技术介绍
在制造期间对半导体器件进行测试，以检测缺陷并展示令人满意的性能。在切割器件(与晶片分离以及彼此分离)之前，在例如硅晶片上形成的器件(也称为裸片)上执行测试。通过在制造过程中的各个点执行这样的测试，可以识别哪些单元是好的以及哪些单元有缺陷或可能有缺陷。这可以节省成本和时间，因为缺陷单元不需要通过制造过程的其余部分和/或在制造过程的后期阶段进行其他测试。栅极氧化物完整性(GOI)对于器件制造商而言越来越重要，特别是因为器件中栅极氧化物层的厚度随着器件尺寸的缩小而减小。因此，在半导体器件中产生可靠的高质量栅极氧化物层是半导体制造中的关键任务，并且在制造期间执行测试以检查GOI。该测试包括对晶片上的每个器件的栅极氧化物层进行负荷测试，其中将高于额定电压的电压施加到栅极电极。静电放电(ESD)是通过半导体功率器件发送电流的项目。为了防止ESD，许多半导体器件将ESD保护网络直接合并到每个器件上。然而，一旦在器件上形成ESD保护网络，就不可能在制造过程中监控诸如GOI的特性。在负荷测试期间，来自ESD保护网络的泄漏大于施加到栅极氧化层的电压。换句话说，负荷测试中应该施加到栅极氧化层的较高电压反而通过ESD保护网络而耗散。虽然可以在ESD保护网络到位的情况下测量整体器件特性，但与GOI相关的特性与整体器件特性不同。
技术实现思路
总的来说，在根据本专利技术的实施例中，半导体器件包括附加的栅极垫，其是器件的静电放电(ESD)保护网络的一部分。在一实施例中，该半导体器件与其他半导体器件一起制造在晶片上。在一实施例中，该器件包括第一栅极垫、第二栅极垫和第三栅极垫。在这样的实施例中，第一栅极垫连接于包括栅极氧化层的栅极，并且第二和第三栅极垫是ESD保护网络的一部分。第一栅极垫最初与第二栅极垫和第三栅极垫电气隔离；因此，ESD保护网络与栅极隔离。可以将大于额定电压的电压施加到第一栅极垫，以对栅极氧化层进行负荷测试。由于栅极与ESD保护网络隔离，因此测试电压不会从栅极氧化层耗散。因此，可以有效地执行栅极氧化物完整性(GOI)测试，并且可以在制造过程中检查栅极氧化层的可靠性和质量，同时器件仍然在晶片上。如果器件未通过负荷测试，则可在后续制造步骤和测试期间跳过该器件。在GOI测试完成之后的某个时间(在从第一栅极垫移除测试电压之后)，将第一栅极垫和第二栅极垫连接(例如，引线接合)，从而启用ESD保护网络。在一实施例中，在连接第一栅极垫和第二栅极垫之前，测试ESD保护网络。一旦完成晶片上的制造，就将器件与晶片分离并封装。在一实施例中，作为封装过程的一部分，第三栅极垫连接(例如，引线接合)至外部端子。在一实施例中，在封装器件之后，对其进行测试。在一实施例中，第一栅极垫占据的面积小于第三栅极垫，并且第二栅极垫占据的面积小于第三栅极垫。在一实施例中，ESD保护网络是两级ESD网络，并且包括电阻器和至少两个齐纳(Zener)二极管。在另一实施例中，ESD保护网络是一级ESD网络，并且包括齐纳二极管。在一实施例中，半导体器件是垂直器件，诸如金属氧化物半导体场效应晶体管(MOSFET)。因此，根据本专利技术的实施例允许在器件安装在晶片上的状态下执行GOI测试。在制造过程中可以识别缺陷单元，从而节省成本和时间，因为缺陷单元不需要通过制造过程的其余部分和/或在制造过程的后期阶段进行其他测试。可以单独测试器件，并且可以特定地测试栅极氧化层的特性。因此，可以生产具有高质量栅极氧化物的器件并将其用于需要高度可靠性的系统中，例如但不限于汽车系统。在阅读了以下详细描述之后，本领域技术人员将认识到根据本专利技术的实施例的这些和其他目的和优点，其在各个附图中示出。附图说明包含在本说明书中并构成本说明书一部分的附图示出了本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。在整个附图和说明书中，相同的数字指示相同的元件。这些附图不必按比例绘制。图1示出了在本专利技术实施例中在晶片上形成的半导体器件的俯视图。图2是示出本专利技术实施例中的半导体器件的示例的示意图。图3示出了本专利技术实施例中的半导体器件表面上的栅极垫布局示例的俯视图。图4是示出本专利技术实施例中的半导体器件的示例的示意图。图5A是示出本专利技术实施例中的栅极垫之间的连接的俯视图。图5B是示出本专利技术实施例中的封装半导体器件的俯视图。图6是本专利技术实施例中的制造和/或测试半导体器件的方法的流程图。具体实施方式在本专利技术的以下详细描述中，阐述了许多具体细节，以便提供对本专利技术的透彻理解。然而，本领域技术人员将认识到，可以在没有这些具体细节或使用其等同物的情况下实践本专利技术。在其他情况下，没有详细描述众所周知的方法、过程、部件和电路，以免不必要地模糊本专利技术的各方面。以下详细描述的一些部分以过程、逻辑块、处理和用于制造半导体器件的操作的其他符号表示的形式呈现。这些描述和表示是半导体器件制造和/或测试领域的技术人员用来最有效地将他们工作的实质传达给本领域其他技术人员的手段。在本申请中，程序、逻辑块、过程等认为是导致期望结果的自相一致的步骤或指令序列。这些步骤是需要对物理量作物理操作的步骤。然而应注意，所有这些和类似术语与适当物理量相关联,且仅仅是应用于这些量的便签。除非从以下讨论中明显看出另有明确指出，否则应当理解，在整个本申请中，利用诸如“施加”、“移除”、“形成”、“连接”、“分离”等术语的讨论指的是半导体器件制造和/或测试的动作和过程(例如，图6的流程图600)。应当理解，附图不一定按比例绘制，并且仅示出了所描绘的器件和结构的部分，以及形成这些结构的各个层。为了简化讨论和说明，可以针对一个或两个器件或结构描述过程，尽管实际上可以形成多于一个或两个器件或结构。术语“沟道”在本文中以可接受的方式使用。也就是说，电流在沟道中的金属氧化物半导体场效应晶体管(MOSFET)内从源极连接移动到漏极连接。沟道可以由n型或p型半导体材料制成；因此，将MOSFET指定为n沟道或p沟道器件。本公开内容在p沟道器件的背景下呈现；然而，根据本专利技术的实施例不限于此，并且本公开可以容易地映射至n沟道器件。也就是说，本文描述的特征可以用在n沟道器件中。图1示出了在本专利技术实施例中在晶片104上形成的半导体器件102a-102n。器件102a-102n可以称为裸片。在一实施例中，晶片104由诸如硅的半导体材料制成。晶片104也可以称为基板。图2是示出在本专利技术实施例中的晶片104(图1)上的半导体器件(裸片)102a的示例的示意图。仅示出了器件102a的一部分。在图2的示例中，器件102a是p沟道器件，虽然本专利技术不限于此。在一实施例中，半导体器件是诸如MOSFET的“垂直器件”。如本文所使用的，垂直器件是这样的器件：其中如果栅极和源极位于器件的顶部，而漏极位于器件的底部，则电流从顶部流向底部。器件102a包括源极S、漏极D、栅极G和连接到栅极的第一栅极垫G1。栅极G包括栅极氧化层(未示出)。器件102a还包括第二栅极垫G2。在一实施例中，器件102a还包括第三栅极垫G3。在图2实施例中，第二栅极垫G2和第三栅极垫G3是器件102a的静电放电(ESD)保护网络205的一部分。如本文将进一步描述的，在器件制造过程的早期阶段，第一栅极垫G1与第二栅本文档来自技高网...

【技术保护点】
1.制造和测试半导体器件的方法，所述方法包括：在半导体器件位于晶片上的情况下，将第一电压施加于多个半导体器件的某一半导体器件的第一栅极垫，所述半导体器件还包括第二栅极垫，当施加第一电压到第一栅极垫时，第二栅极垫与第一栅极垫电气隔离；从第一栅极垫移除第一电压；以及在所述移除之后，在第一栅极垫和第二栅极垫之间形成第一电连接。

【技术特征摘要】
【国外来华专利技术】2016.04.12 US 15/097,0241.制造和测试半导体器件的方法，所述方法包括：在半导体器件位于晶片上的情况下，将第一电压施加于多个半导体器件的某一半导体器件的第一栅极垫，所述半导体器件还包括第二栅极垫，当施加第一电压到第一栅极垫时，第二栅极垫与第一栅极垫电气隔离；从第一栅极垫移除第一电压；以及在所述移除之后，在第一栅极垫和第二栅极垫之间形成第一电连接。2.根据权利要求1所述的方法，其特征在于，第二栅极垫包括半导体器件的静电放电(ESD)保护网络的一部分，其中进一步地，ESD保护网络还包括第三栅极垫，当施加第一电压到第一栅极垫时，第三栅极垫与第一栅极垫电气隔离。3.根据权利要求2所述的方法，其特征在于，第一栅极垫占据半导体器件的面积小于第三栅极垫，并且其中第二栅极垫占据半导体器件的面积小于第三栅极垫。4.根据权利要求2所述的方法，还包括在从第一栅极垫移除第一电压之后且在第一栅极垫和第二栅极垫之间形成第一电连接之前，将第二电压施加于ESD保护网络。5.根据权利要求2所述的方法，其特征在于，ESD保护网络选自以下组成的组：包括电阻器和至少两个齐纳二极管的两级ESD网络；以及包括齐纳二极管的一级ESD网络。6.根据权利要求2所述的方法，还包括：将半导体器件与晶片分离；以及在第三栅极垫和半导体器件外部的端子之间形成第二电连接。7.根据权利要求6所述的方法，还包括：在第三栅极垫和端子之间形成第二电连接之后，测试半导体器件。8.根据权利要求1所述的方法，其特征在于，半导体器件包括垂直器件，所述垂直器件包括金属氧化物半导体场效应晶体管(MOSFET)。9.测试半导体器件的方法，所述方法包括：在半导体器件位于晶片上的情况下，将第一电压施加于多个半导体器件的某一半导体器件的第一栅极垫，所述半导体器件还包括第二栅极垫和第三栅极垫，当施加第一电压到第一栅极垫时，第二栅极垫和第三栅极垫与第一栅极垫电气隔离，其中第二栅极垫和第三栅极垫包括半导体器件的静电放电(ESD)保护网络的一部分；从第一栅极垫移除第一电压；以及在第一栅极垫和ESD保护网络之间形成电连接之前，将第二电压施加于ESD...

【专利技术属性】
技术研发人员：C·朴，A·谢比卜，K·特里尔，
申请(专利权)人：维西埃硅化物公司，
类型：发明
国别省市：美国,US