功率用半导体器件制造技术

本发明专利技术提供一种功率用半导体器件，其特征在于，具备：在ｎ＋漏层之上，横向交替配置的ｎ柱层以及ｐ柱层；设置在ｐ柱层的表面的ｐ基层；形成在ｐ基层的表面的ｎ源层；横向交替设置的表面ｐ柱层以及表面ｎ柱层；与ｎ＋漏层电连接的漏电极；在ｐ基层、表面ｐ柱层、以及表面ｎ柱层之间隔着绝缘膜形成的栅电极；以及与ｐ柱层和ｎ源层的表面接合的源电极，表面ｐ柱层设置在两个ｐ基层之间设置的至少一个ｐ柱层之上，设置在表面ｐ柱层之下的ｐ柱层的杂质浓度高于设置在ｐ基层之下的ｐ柱层的杂质浓度。

【技术实现步骤摘要】

本专利技术涉及功率用半导体器件，特别涉及具备超结结构的功率用半导体器件。
技术介绍
在功率用半导体器件中，为了减少能量损失而期望低功耗。例如，作为功率用半导 体器件之一的纵向结构功率MOSFET的功耗较大地依赖于决定导通电阻的传导层(漂移层) 部分的电阻。而且，决定该漂移层的电阻的杂质掺杂量根据基层与漂移层形成的Pn结的耐 压而不会上升至界限以上。因此，在器件耐压与导通电阻中存在折衷，在该折衷关系下进行 器件的最佳设计。另一方面，在该折衷关系中，有依赖于器件材料以及结构的固有界限，开 发出超过该界限的技术是实现超过已有的功率用半导体器件的低功耗器件的方法。例如，作为大幅改善了上述折衷的功率用半导体器件，已知有具有在漂移层中周 期地埋入了 ρ柱层与η柱层的超结结构(SJ结构SuperJunction structure)的M0SFET。 SJ结构通过使包含在ρ柱层与η柱层中的电荷量(杂质量)为相同量，从而虚拟地制作出 无掺杂层并保持高耐压，进而使电流流过被高掺杂后的η柱层，从而实现接近材料界限的 低导通电阻。通过这样使用SJ结构，可以实现超过以往的导通电阻与耐压的折衷关系的器件。 但是，在SJ结构中为了降低导通电阻，需要增加向η柱层中掺杂的杂质量，但同时需要增 加P柱层的杂质而减小横向的周期宽度。如果不减小横向的周期宽度而增加P柱层与η柱 层的杂质量，则使SJ结构完全耗尽的横向的电场将高于在漂移层中雪崩击穿产生的纵向 的电场。因此，在使SJ结构完全耗尽前，由漂移层中的雪崩击穿产生的空穴电流被注入到 MOSFET的基层，使寄生晶体管导通，而使基层与漂移层形成的ρη结的耐压降低。即，为了在 保持维持SJ结构的高耐压的状态下降低导通电阻，减小横向的周期宽度是不可欠缺的(例 如，专利文献1)。但是，如果减小横向的周期宽度，则存在SJ结构以及形成在其上的器件的 制造工序变得复杂这样的问题。在专利文献2中，记载了通过组合超结结构与TERRACE GATE(梯形台阶栅)结构，而部 分性地提高柱浓度的结构。由此，可以边维持高耐压，边降低导通电阻。但是，在该结构中，由 于附加了 TERRACE GATE(梯形台阶栅)正下的扩展电阻，所以在导通电阻的降低中存在界限。专利文献1 日本特开平11-233759号公报专利文献2 日本特开2008-258327号公报
技术实现思路
根据本专利技术的一个方式，提供一种功率用半导体器件，其特征在于，具备第1导电型的第1半导体层；在上述第1半导体层上横向交替设置的第1导电型的第2半导体层 以及第2导电型的第3半导体层；设置在上述第3半导体层的表面的第2导电型的第4半 导体层；选择性地设置在上述第4半导体层的表面的第1导电型的第5半导体层；在上述第 2半导体层以及第3半导体层上横向交替设置的第2导电型的第6半导体层以及第1导电 型的第7半导体层；与上述第1半导体层电连接的第1主电极；设置在上述第4半导体层、 上述第6半导体层、以及上述第7半导体层之上的绝缘膜；隔着上述绝缘膜，设置在上述第 4半导体层、上述第6半导体层、以及上述第7半导体层之上的控制电极；以及与上述第4半 导体层和上述第5半导体层的表面接合的第2主电极，上述第6半导体层与上述第4半导 体层连接，进而与在两个上述第4半导体层之间设置的至少一个上述第3半导体层连接，设 置在上述第6半导体层之下的上述第3半导体层的杂质浓度高于设置在上述第4半导体层 之下的上述第3半导体层的杂质浓度。附图说明图1是示出本专利技术的第1实施方式的功率用半导体器件的单元(imitcell)的剖 面图的示意图。图2是示出构成本专利技术的第1实施方式的功率用半导体器件的半导体层的平面配 置的示意图。图3是示出构成本专利技术的第1实施方式的功率用半导体器件的半导体层的平面配 置与杂质浓度分布的示意图。图4是示出构成本专利技术的第1实施方式的功率用半导体器件的半导体层的平面配 置的示意图。图5是示出构成本专利技术的第1实施方式的变形例的功率用半导体器件的半导体层 的平面配置的示意图。图6是示出构成本专利技术的第1实施方式的变形例的功率用半导体器件的半导体层 的平面配置的示意图。图7是示意地示出本专利技术的第1实施方式的变形例的功率用半导体器件的单元的 立体图。图8是示出本专利技术的第1实施方式的变形例的功率用半导体器件的单元的剖面的 示意图。图9是示出本专利技术的第2实施方式的功率用半导体器件的单元的剖面与杂质浓度 分布的示意图。图10是示出本专利技术的第2实施方式的功率用半导体器件的单元的剖面与杂质浓 度分布的示意图。图11是示出本专利技术的第3实施方式的功率用半导体器件的单元的剖面的示意图。图12是示出本专利技术的第3实施方式的变形例的功率用半导体器件的单元的剖面 与杂质浓度分布的示意图。图13是示出本专利技术的第3实施方式的变形例的功率用半导体器件的单元的剖面 与杂质浓度分布的示意图。图14是示出本专利技术的第4实施方式的功率用半导体器件的剖面与杂质浓度分布的示意图。图15是示出本专利技术的第4实施方式的变形例的功率用半导体器件的剖面与杂质 浓度分布的示意图。图16是示出本专利技术的第5实施方式的变形例的功率用半导体器件的剖面与杂质 浓度分布的示意图。图17是示出本专利技术的第5实施方式的变形例的功率用半导体器件的剖面与杂质 浓度分布的示意图。图18是示意地示出本专利技术的第6实施方式的功率用半导体器件的结构的剖面图。图19是示意地示出本专利技术的第6实施方式的变形例的功率用半导体器件的结构 的剖面图。图20是示出构成本专利技术的第7实施方式的功率用半导体器件的半导体层的平面 配置的示意图。图21是示出构成本专利技术的第7实施方式的变形例的功率用半导体器件的半导体 层的平面配置的示意图。图22是示出构成本专利技术的第7实施方式的变形例的功率用半导体器件的半导体 层的平面配置的示意图。图23是示出构成本专利技术的第7实施方式的变形例的功率用半导体器件的半导体 层的平面配置的示意图。图24是示意地示出本专利技术的第8实施方式的功率用半导体器件的栅电极与半导 体层的关系的俯视图。图25是示意地示出本专利技术的第8实施方式的变形例的功率用半导体器件的栅电 极与半导体层的关系的俯视图。图26是示意地示出本专利技术的第9实施方式的功率用半导体器件的结构的剖面图。图27是示意地示出本专利技术的第9实施方式的变形例的功率用半导体器件的结构 的剖面图。具体实施例方式以下，参照附图对本专利技术的实施方式进行说明。另外，在以下的说明中，以作为功 率用半导体器件之一的功率MOSFET为例子。在各图中对同样的要素附加同一标号，并且将 第1导电型设为η型，将第2导电型设为ρ型。(第1实施方式)图1是示意地示出本专利技术的第1实施方式的功率MOSFET的单元的剖面图。本实施方式的MOSFET是使用半导体基板21被制作的。该具有半导体基板21作 为第1半导体层的η+漏层2、以及形成在η+漏层2之上的作为第2半导体层的η柱层3、在 与η柱层3之间横向交替配置的作为第3半导体层的ρ柱层4a、4b。在半导体基板21的表面，形成有与ρ柱层4a连接的作为第4半导体层的ρ基层 5。在ρ基层5的表面，形成有作为第5半导体层的η源层6。进而，在半导体基板21的表 面，形成有多个与P基层5连接的作为第6半导体层本文档来自技高网...

【技术保护点】
一种功率用半导体器件，其特征在于，具备：第１导电型的第１半导体层；在上述第１半导体层上横向交替设置的第１导电型的第２半导体层以及第２导电型的第３半导体层；设置在上述第３半导体层的表面的第２导电型的第４半导体层；选择性地设置在上述第４半导体层的表面的第１导电型的第５半导体层；在上述第２半导体层以及第３半导体层上横向交替设置的第２导电型的第６半导体层以及第１导电型的第７半导体层；与上述第１半导体层电连接的第１主电极；设置在上述第４半导体层、上述第６半导体层、以及上述第７半导体层之上的绝缘膜；隔着上述绝缘膜，设置在上述第４半导体层、上述第６半导体层、以及上述第７半导体层之上的控制电极；以及与上述第４半导体层和上述第５半导体层的表面接合的第２主电极，上述第６半导体层与上述第４半导体层连接，进而与在两个上述第４半导体层之间设置的至少一个上述第３半导体层连接，设置在上述第６半导体层之下的上述第３半导体层的杂质浓度高于设置在上述第４半导体层之下的上述第３半导体层的杂质浓度。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：斋藤涉，小野昇太郎，薮崎宗久，羽田野菜名，渡边美穗，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]