一种防静电的集成电路结构制造技术

一种防静电的集成电路结构，包括：封装衬底，所述封装衬底包括多个引脚；导电线，连接所述多个引脚，并围绕所述封装衬底设置。本发明专利技术提出一种防静电的集成电路结构，通过用导电胶对陶瓷基座所有引脚短接，来防止静电对陶瓷基座中的样品造成损伤。通过这种方法，可以避免样品从封装到上板测试整个过程中受到静电损伤。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路领域，且特别涉及ー种防静电的集成电路结构。
技术介绍
静电放电(electrostatic discharge,E SD)是由ー非传导表面瞬间所放的静态电流，其将造成集成电路中半导体元件以及其它电子元件的破坏，当集成电路发生静电放电时非常容易损坏，而当静电释放时对于人体而言，感受可能只是短暂的。不过对于集成电路而言，所造成的损坏却常是永久性难以复原。静电放电所产生的能量通常大到足以摧毁集成电路的线路，引起集成电路的完全失效，或造成集成电路以不可测的方式运作，或是使得集成电路内产生缺陷而导致集成电路的寿命缩短。静电放电现象可能在任何时刻发生，不过大部分的静电放电现象是发生在集成电路于晶圆上制造的阶段，或者是集成电路封装与固定于电路板上的阶段。ー个典型的IC封装包括一连接于半导体芯片的陶瓷基座或其它封装衬底。此半导体芯片包括一具有多个主动接合垫与外部元件连接的集成电路。陶瓷基座或其它封装衬底包括多个引脚或其它接点，此其它接点与形成于半导体芯片上的集成电路的个别接合垫相连接。在场中的处理，安装，测试以及使用期间，连接式引脚以及非连接式引脚都同样有可能受到静电放电所影响，即被电流摧毀。当其中一引脚受到ESD影响时，将导致其邻接其未被电流摧毁的引脚造成ESD故障。更特别的是，当无金属线型的引脚受到ESD影响时，因耦合效应，此静电放电穿过邻接的连接型引脚到接合垫以及其集成电路上，而破坏了集成电路的主动电路元件。一般多利用外加组件来吸收释放静电以保护集成电路使其免于受到静电放电现象的破坏，此外加组件不会造成集成电路运作的不良影响。外加组件可为简单的保险丝，ニ极管或是较复杂的电路，例如接地的N型金属氧化物半导体晶体管(NMOS)或者ニ级晶体管。不过对于高性能高频的集成电路而言，静电放电保护电路的电容却会限制并降低集成电路的效能。目前对测试过程中静电的保护主要是通过优化测试环境，比如优化环境的温度湿度来降低静电产生的概率，但是静电产生的原因实在太多了，目前依然有大量样品受到静电的破坏。
技术实现思路
本专利技术提出ー种防静电的集成电路结构，通过用导电胶对陶瓷基座所有引脚短接，来防止静电对陶瓷基座中的样品造成损伤。通过这种方法，可以避免样品从封装到上板测试整个过程中受到静电损伤。为了达到上述目的，本专利技术提出ー种防静电的集成电路结构，包括封装衬底，所述封装衬底包括多个引脚；导电线，连接所述多个弓I脚，并围绕所述封装衬底设置。进一步的，所述封装衬底为陶瓷基座。进一步的，所述导电线为导电胶。进一步的，所述导电胶为带粘性的可撕除式导电胶带。在没有导电胶短接所有引脚的时候，静电只能通过待测样品传导，从而损坏样品。本专利技术提出的防静电的集成电路结构，把陶瓷基座设计成有导电胶短接后，静电会优先通过小电阻的外围电路进行传导，从而起到保护样品免受静电破坏。附图说明 图I所示为本专利技术较佳实施例的防静电的集成电路结构示意图。图2所示为现有技术和本专利技术静电放电现象的对比示意图。具体实施例方式为了更了解本专利技术的
技术实现思路
，特举具体实施例并配合所附图式说明如下。请参考图1，图I所示为本专利技术较佳实施例的防静电的集成电路结构示意图。本专利技术提出一种防静电的集成电路结构，包括封装衬底100，所述封装衬底100包括多个引脚200 ;导电线300，连接所述多个引脚200，并围绕所述封装衬底100设置。进一步的，所述封装衬底100为陶瓷基座，所述导电线300为导电胶，所述导电胶为带粘性的可撕除式导电胶带。本专利技术通过导电胶将陶瓷基座的各个引脚短接的方式，在待测器件外围组成一个小电阻的保护电路，从而保证在任何时候落在封装样品的静电都会通过外围保护电路进行传导而不会伤及待测样品。本专利技术实现了从封装，运输，到操作人员把样品载入测试机台这一系列过程中，达到全程保护样品免受静电破坏的目的。请参考图2，图2所示为现有技术和本专利技术静电放电现象的对比示意图。在没有导电胶短接所有引脚的时候，静电ESD只能通过待测样品DUT传导，从而损坏样品。如果把陶瓷基座设计成有导电胶短接后，静电会优先通过小电阻的外围电路进行传导，从而起到保护样品免受静电破坏。本专利技术的最明显特征就是在传统的陶瓷基座基础上多加了一根导电胶，而且导电胶把所有的引脚都连接起来达到了短接的效果，这样当测试样品与陶瓷基座的PCB触点完成金属线键合后，就不再惧怕ESD的破坏，因为此时在待测样品外围组成一个小电阻的保护电路，从而保证在任何时候落在待测样品的静电都会通过外围保护电路进行传导而不会伤及到待测样品。只要在陶瓷基座传统的生产工序之后再多加一步，就是用带粘性的导电胶把陶瓷基座的引脚依次连接起来，达到各引脚短接的效果就可以了。然后在后续的样品封装运输和载入到测试机台这一系列操作过程中都可以起到对ESD的保护作用，直到样品载入到设备以后，再把导电胶撕掉就可以进行常规的测试了。虽然本专利技术已以较佳实施例揭露如上，然其并非用以限定本专利技术。本专利技术所属
中具有通常知识者，在不脱离本专利技术的精神和范围内，当可作各种的更动与润饰。因此，本专利技术的保护范围当视权利要求书所界定者为准。权利要求1.ー种防静电的集成电路结构，其特征在于，包括 封装衬底，所述封装衬底包括多个引脚； 导电线，连接所述多个弓I脚，并围绕所述封装衬底设置。2.根据权利要求I所述的防静电的集成电路结构，其特征在于，所述封装衬底为陶瓷基座。3.根据权利要求I所述的防静电的集成电路结构，其特征在于，所述导电线为导电胶。4.根据权利要求3所述的防静电的集成电路结构，其特征在于，所述导电胶为带粘性的可撕除式导电胶帯。全文摘要一种防静电的集成电路结构，包括封装衬底，所述封装衬底包括多个引脚；导电线，连接所述多个引脚，并围绕所述封装衬底设置。本专利技术提出一种防静电的集成电路结构，通过用导电胶对陶瓷基座所有引脚短接，来防止静电对陶瓷基座中的样品造成损伤。通过这种方法，可以避免样品从封装到上板测试整个过程中受到静电损伤。文档编号H01L23/60GK102751263SQ20121026464公开日2012年10月24日 申请日期2012年7月27日 优先权日2012年7月27日专利技术者周柯, 尹彬锋, 王炯 申请人:上海华力微电子有限公司本文档来自技高网...

【技术保护点】
一种防静电的集成电路结构，其特征在于，包括：封装衬底，所述封装衬底包括多个引脚；导电线，连接所述多个引脚，并围绕所述封装衬底设置。

【技术特征摘要】

【专利技术属性】
技术研发人员：王炯，尹彬锋，周柯，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：