绝缘栅型半导体器件制造技术

本发明专利技术提供一种绝缘栅型半导体器件，其最主要特征在于在功率ＭＯＳＦＥＴ中，可以高速并且抑制开关噪声。例如，在与ｐ基极层（１２ａ）和ｎ↑［＋］源极层（１３ａ）分别相邻的ｎ↑［－］漂移层（１１）的表面部分上，成方格状地形成沟槽型结构的栅极电极（２４ａ）。然后，在与该栅极电极（２４ａ）的第１电极部（２４ａ－１）分别交叉的第２电极部（２４ａ－２）所对应的上述ｎ↑［－］漂移层（１１）的界面上，形成与上述ｐ基极层（１２ａ）连接且有比上述ｐ基极层（１２ａ）低的杂质浓度的ｐ层（１４Ｂ）的结构。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及用于电力控制的绝缘栅型半导体器件，特别涉及开关用功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor金属氧化物半导体场效应晶体管)和IGBT(InsulatedGate Bipolar Transistor绝缘栅双极晶体管)等MOS栅极元件或MIS(Metal Insulator Semiconductor金属绝缘体半导体)栅极元件。
技术介绍
在开关电源等电源电路的小型化中，提高开关频率是有效的。即，减小电源电路内的电感器和电容器等无源元件是有效的。可是，如果提高开关频率，则MOSFET和IGBT等开关元件的开关损失增加。开关损失的增加导致电源效率下降。因此，在电源电路的小型化中，需要降低开关元件的高速化造成的开关损失。目前，在用作开关元件的MOSFET和IGBT等MOS栅极元件中，正在缩短栅极长度。由此，减小栅极电极和漏极电极的对置面积。这样，通过降低栅极-漏极间电容，来实现MOS栅极元件的高速化。但是，如果为了高速化而减小栅极-漏极间电容，则在布线中包含的寄生电感器和开关元件电容之间引起谐振。它成为本文档来自技高网...

【技术保护点】
一种绝缘栅型半导体器件，其特征在于，它包括：第１导电型的第１半导体层；多个第２导电型的第２半导体层，选择性形成在所述第１导电型的第１半导体层的表面部分上；至少一个第１导电型的第３半导体层，分别选择性形成在所述多个第２ 导电型的第２半导体层的表面部分上；多个第１主电极，分别连接到所述多个第２导电型的第２半导体层和所述至少一个的第１导电型的第３半导体层；第４半导体层，形成在所述第１导电型的第１半导体层的背面侧上；连接到所述第４半导体层 的第２主电极；具有沟槽型结构的控制电极，分别相邻于所述多个第２导电型的第...

【技术特征摘要】
JP 2003-4-7 103151/20031.一种绝缘栅型半导体器件，其特征在于，它包括第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个的第1导电型的第3半导体层；第4半导体层，形成在所述第1导电型的第1半导体层的背面侧上；连接到所述第4半导体层的第2主电极；具有沟槽型结构的控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成方格状；以及多个第2导电型的第5半导体层，在沿所述控制电极的第1方向设置的多个第1控制电极部上分别交叉，与沿第2方向分别设置的多个第2控制电极部相接，分别设置在所述第1导电型的第1半导体层的界面上，与所述多个第2导电型的第2半导体层的至少一个连接，具有比所述多个第2导电型的第2半导体层低的杂质浓度。2.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述控制电极的所述多个第2控制电极部来设置。3.如权利要求2所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述控制电极的所述多个第2控制电极部的底面和两个侧面来设置。4.如权利要求2所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述控制电极的所述多个第2控制电极部的底面和至少一个侧面来设置。5.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层分别沿所述控制电极的所述多个第1控制电极部和所述多个第2控制电极部来设置。6.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层沿所述控制电极的所述多个第1控制电极部来设置。7.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的宽度，与所述多个第1控制电极部的第2方向的宽度相同。8.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的宽度，比所述多个第1控制电极部的第2方向的宽度宽。9.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的间隔，与所述多个第1控制电极部的第2方向的间隔相同。10.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的第1方向的间隔，与所述多个第1控制电极部的第2方向的间隔有所不同。11.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的底部的所述栅绝缘膜的膜厚，与所述多个第1控制电极部的底部的所述栅绝缘膜的膜厚相同。12.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述控制电极的所述多个第2控制电极部的底部的所述栅绝缘膜的膜厚，比所述多个第1控制电极部的底部的所述栅绝缘膜的膜厚薄。13.如权利要求1所述的绝缘栅型半导体器件，其特征在于，至所述控制电极的所述多个第2控制电极部的底部的长度，与至所述多个第1控制电极部的底部的长度相同。14.如权利要求1所述的绝缘栅型半导体器件，其特征在于，至所述控制电极的所述多个第2控制电极部的底部的长度，比至所述多个第1控制电极部的底部的长度长。15.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第2半导体层被设置为矩阵状。16.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第1导电型的半导体层构成。17.如权利要求1所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第2导电型的半导体层构成。18.如权利要求17所述的绝缘栅型半导体器件，其特征在于，在所述第4半导体层和所述第1导电型的第1半导体层之间，还设置第1导电型的第6半导体层。19.一种绝缘栅型半导体器件，其特征在于，它包括第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；连接到所述第4半导体层的第2主电极；具有沟槽型结构的多个控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成带状；以及多个第2导电型的第5半导体层，与所述多个控制电极相接，在所述第1导电型的第1半导体层的界面上分别分割来配置，连接到所述多个第2导电型的第2半导体层的至少一个，有比所述多个第2导电型的第2半导体层低的杂质浓度。20.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述多个控制电极的底部和两个侧面来设置。21.如权利要求20所述的绝缘栅型半导体器件，其特征在于，在所述多个第2导电型的第5半导体层的至少所述多个控制电极的底面所对应的部位上，选择性形成开口部。22.如权利要求21所述的绝缘栅型半导体器件，其特征在于，在所述开口部内分别形成第1导电型的第7半导体层。23.如权利要求22所述的绝缘栅型半导体器件，其特征在于，所述第1导电型的第7半导体层分别有比所述第1导电型的第1半导体层高的杂质浓度。24.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述多个控制电极的底面和至少一个侧面来设置。25.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第2半导体层分别沿所述多个控制电极设置成带状。26.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述至少一个第1导电型的第3半导体层分别沿所述多个控制电极设置成带状。27.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第1导电型的半导体层构成。28.如权利要求19所述的绝缘栅型半导体器件，其特征在于，所述第4半导体层由第2导电型的半导体层构成。29.如权利要求28所述的绝缘栅型半导体器件，其特征在于，在所述第4半导体层和所述第1导电型的第1半导体层之间，还设置第1导电型的第6半导体层。30.一种绝缘栅型半导体器件，其特征在于，它包括第1导电型的第1半导体层；多个第2导电型的第2半导体层，选择性形成在所述第1导电型的第1半导体层的表面部分上；至少一个第1导电型的第3半导体层，分别选择性形成在所述多个第2导电型的第2半导体层的表面部分上；多个第1主电极，分别连接到所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层；形成在所述第1导电型的第1半导体层的背面侧上的第4半导体层；连接到所述第4半导体层的第2主电极；具有沟槽型结构的多个控制电极，分别相邻于所述多个第2导电型的第2半导体层和所述至少一个第1导电型的第3半导体层，在所述第1导电型的第1半导体层的表面部分上，隔着栅绝缘膜形成带状；以及多个第2导电型的第5半导体层，与所述多个控制电极的至少底面连接，分别设置在所述第1导电型的第1半导体层的界面上，连接到所述多个第2导电型的第2半导体层的至少一个上，有比所述多个第2导电型的第2半导体层低的杂质浓度。31.如权利要求30所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层分别沿所述多个控制电极的底面来设置。32.如权利要求31所述的绝缘栅型半导体器件，其特征在于，所述多个第2导电型的第5半导体层通过至少一个第2导电型的第8半导体层，连接到所述多个第2导电型的第2半导体层的至少一个上。33.如权利要求30所述的绝缘栅型半导体器件，...

【专利技术属性】
技术研发人员：斋藤涉，大村一郎，相田聪，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]