半导体集成电路器件制造技术

半导体集成电路器件包括Ｐ型衬底。Ｎ沟道ＭＯＳ晶体管、Ｐ沟道ＭＯＳ晶体管、以及ＭＯＳ型变抗器元件提供在Ｐ型衬底的上表面中。ＭＯＳ型变抗器元件的栅极绝缘膜薄于Ｎ沟道ＭＯＳ晶体管和Ｐ沟道ＭＯＳ晶体管的栅极绝缘膜。同样，施加在ＭＯＳ型变抗器元件的阱端子和栅极端子之间的最大栅极电压低于施加到Ｎ沟道ＭＯＳ晶体管和Ｐ沟道ＭＯＳ晶体管的最大栅极电压。

【技术实现步骤摘要】

本专利技术涉及包括MOS型变抗器元件的半导体集成电路(IC)。
技术介绍
在半导体IC器件中，MOS(金属氧化物半导体)型变抗器元件已用做电压控制的容性元件。MOS型变抗器元件例如用做控制LC-VCO(电压控制的振荡器)的振荡频率。图1A到1C示出了常规的MOS型变抗器元件的常规半导体IC器件的剖面图。图1A示出了N沟道MOS晶体管，图1B示出了P沟道MOS晶体管，图1C示出了MOS型变抗器元件。图1A到1C中示出的这些元件提供在相同的半导体IC器件中，由此它们设置在相同的半导体衬底中。如图1A到1C所示，例如由P型硅形成的P型衬底Psub提供在该半导体IC器件中。N沟道MOS晶体管1、P沟道MOS晶体管2、以及MOS型变抗器元件23设置在P型衬底Psub的上表面中。如图1A所示，在N沟道MOS晶体管1中，P阱PW1设置在P型衬底Psub的上表面中。如硼(B)的P型杂质掺杂到P阱PW1内。而且，栅极绝缘膜4设置在P阱PW1上。栅极绝缘膜4例如由硅氧化物形成，它的厚度为8.0nm。同样，例如通过构图多晶硅(多晶体硅)膜形成的栅电极5设置在栅极绝缘膜4上。而且，n+扩散区N1和N2设置在P阱PW1的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。而且，p+扩散区P1设置在P阱PW1的表面中的区域与直接位于栅电极5下面的区域以及n+扩散区N1和N2隔开。同样，p+扩散区P2设置在没有设置P阱PW1的一部分区域中P型衬底Psub的上表面中。如硼(B)的P型杂质掺杂到p+扩散区P1和P2中。n+扩散区N1连接到源极端子Vs1，n+扩散区N2连接到漏极端子Vd1，栅电极5连接到栅极端子Vg1，p+扩散区P1和P2连接到地电位布线GND。如图1B所示，在P沟道MOS晶体管2中，N阱NW1设置在P型衬底Psub的上表面中。如磷(P)的N型杂质掺杂到N阱NW1内。栅极绝缘膜4设置在N阱NW1上。栅极绝缘膜4与N沟道MOS晶体管1的栅极绝缘膜4同时形成，由此由硅氧化物形成并且厚度为8.0nm。同样，例如由多晶硅形成的栅电极5设置在栅极绝缘膜4上。栅电极5与图1A所示的N沟道MOS晶体管1的栅电极5同时形成。而且，p+扩散区P3和P4设置在N阱PW1的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。如硼(B)的P型杂质掺杂到p+扩散区P3和P4中。而且，n+扩散区N3设置在N阱NW1的表面中的区域与直接位于栅电极5下面的区域以及p+扩散区P3和P4隔开。同样，p+扩散区P5设置在没有设置N阱NW1的一部分区域中P型衬底Psub的上表面中。p+扩散区P3连接到源极端子Vs2，p+扩散区P4连接到漏极端子Vd2，栅电极5连接到栅极端子Vg2，n+扩散区N3连接到电源电位布线VDD，p+扩散区P5连接到地电位布线GND。P沟道MOS晶体管2可以与N沟道MOS晶体管1一起形成CMOS晶体管。如图1c所示，在变抗器元件23中，N阱NW2设置在P型衬底Psub的上表面中。N阱NW2与P沟道MOS晶体管2的N阱NW1同时形成，由此杂质的类型和浓度与N阱NW1中的相同。栅极绝缘膜4设置在N阱NW2中。栅极绝缘膜4与形成N沟道MOS晶体管1和P沟道MOS晶体管2的栅极绝缘膜4同时形成，由此由硅氧化物形成，并且具有8.0nm的厚度。同样，例如由多晶硅形成的栅电极5设置在栅极绝缘膜4上。栅电极5与图1A所示的N沟道MOS晶体管1和图1B所示的P沟道MOS晶体管2的栅电极5同时形成。而且，n+扩散区N4和N5设置在N阱NW2的表面中的两个区域中，从垂直于P型衬底Psub的上表面的方向中可以看出，这两个区域将栅电极5夹在其中。n+扩散区N4和N5与N沟道MOS晶体管1的n+扩散区N1和N2以及P沟道MOS晶体管2的n+扩散区N3同时形成。而且，p+扩散区P6设置在N阱NW2没有设置在P型衬底Psub的上表面中的一部分区域中。p+扩散区P6与N沟道MOS晶体管1的p+扩散区P1和P2以及P沟道MOS晶体管2的p+扩散区P3和P4同时形成。n+扩散区N4和N5连接到阱端子Vb，栅电极5连接到栅极端子Vg3，p+扩散区P6连接到地电位布线GND。在图1A到1C中，栅极绝缘膜4仅直接设置在栅电极5下面。然而，栅极绝缘膜4可以设置在除设置连接到扩散区的接触(未示出)的区域之外的P型衬底Psub的整个上表面上。在该常规的半导体IC器件中，地电位通过地电位布线GND施加到p+扩散区P2、P5和P6，由此P型衬底Psub设置在地电位。同样，电源电位通过电源电位布线VDD施加到P沟道MOS晶体管2的n+扩散区N3，由此N阱NW1设置在电源电位。通过将预定的电位施加到N沟道MOS晶体管1的每个源极端子Vs1、漏极端子Vd1以及栅极端子Vg1，驱动了N沟道MOS晶体管1。类似地，通过施加预定的电压到P沟道MOS晶体管2的每个源极端子Vs2、漏极端子Vd2以及栅极端子Vg2，驱动了P沟道MOS晶体管2。在变抗器元件23中，通过改变栅极端子Vg3和阱端子Vb之间的电压(下文称做栅极电压)可以改变栅电极5和N阱NW2之间的电容。也就是，通过将正电位施加到栅极端子Vg3并将负电位施加到阱端子Vb，由此充分地增加了端子之间的电压，变抗器元件23变成堆积状态，其中变抗器元件23的电容达到最大，基本上等于栅极绝缘膜4的电容。相反，通过降低施加到栅极端子Vg3的电位，在N阱NW2中栅电极5的下面直接产生耗尽层。并且，变抗器元件23的电容随耗尽层的膨胀降低。通过将栅极端子Vg3的电位降低到足够低的值，耗尽层的膨胀变饱和。因此，电容达到最大，并且不再降低。顺便提及，栅极端子Vg3和和阱端子Vb之间施加的最大电压等于N沟道MOS晶体管1和P沟道MOS晶体管2的驱动电压，例如3.3V。如上所述，在该半导体IC器件中，可以在形成N沟道MOS晶体管1和P沟道MOS晶体管2的工艺中形成变抗器元件23。因此，可以提供变抗器元件23同时不必修改半导体IC器件的制备工艺或添加新的步骤。然而，该常规的半导体IC器件具有以下问题。MOS型变抗器元件和MOSFET在相同的工艺中形成。因此，根据MOSFET的形成条件决定它的特性，也就是，单位面积的可变电容和最大电容。然而，根据它的用途可以最佳地调节MOS变抗器元件的特性。例如，当MOS型变抗器元件用做电压控制的可变电容元件时，优选可变电容的范围尽可能地宽，并且单位面积的电容尽可能地大。例如，日本专利特许公开No.2002-43842公开了一种在半导体IC器件中提供压降单元和多个变抗器元件的技术，通过压降单元产生多个电压电平并将电压施加到变抗器元件。在该技术中，可以任意地设置电容的变化速率。备选地，可以改变N阱NW2中的杂质浓度以便改变MOS型变抗器元件23的特性。图2示出了当N阱NW2中杂质浓度(参见图1C)改变时MOS型变抗器元件的高频C-V特性，其中水平轴表示栅极端子和阱端子之间的电压(栅极电压)，垂直轴表示栅极端子和阱端子之间的电容。图2中所示的实线21为N阱的杂质浓度为1×1018cm-3时的C-V曲线。此时，如果最大电容为Cmax并本文档来自技高网...

【技术保护点】
一种半导体集成电路器件，包括：衬底；ＭＯＳ晶体管，设置在所述衬底中并且包括栅极绝缘膜；以及ＭＯＳ型变抗器元件，设置在所述衬底中并且包括栅极绝缘膜，它的厚度薄于所述ＭＯＳ晶体管的所述栅极绝缘膜之中最薄的栅极绝缘膜。

【技术特征摘要】
JP 2003-4-10 106118/20031.一种半导体集成电路器件，包括衬底；MOS晶体管，设置在所述衬底中并且包括栅极绝缘膜；以及MOS型变抗器元件，设置在所述衬底中并且包括栅极绝缘膜，它的厚度薄...

【专利技术属性】
技术研发人员：中柴康隆，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]