半导体器件制造技术

本发明专利技术的课题是得到能够避免因高压侧浮动偏移电压ＶＳ的负变动引起的误动作和锁定击穿的半导体器件。在ＮＭＯＳ１４与ＰＭＯＳ１５之间，在ｎ型杂质区２８的上表面内以与ｐ型阱２９相接的方式形成ｐ↑［＋］型杂质区３３。在ｐ↑［＋］型杂质区３３上形成电极４１，电极４１与高压侧浮动偏移电压端子ＶＳ连接。ｐ↑［＋］型杂质区３３的杂质浓度比ｐ型阱２９的杂质浓度高，另外，ｐ↑［＋］型杂质区３３形成得比ｐ型阱２９浅。在ｐ↑［＋］型杂质区３３与ＰＭＯＳ１５之间，在ｎ型杂质区２８的上表面内形成ｎ↑［＋］型杂质区３２。在ｎ↑［＋］型杂质区３２上形成电极４０，电极４０与高压侧浮动供给绝对电压ＶＢ端子连接。

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及用于驱动倒相器等功率器件的功率器件驱动装置。
技术介绍
功率器件具备串联连接的第1和第2 N沟道绝缘栅型双极晶体管(IGBT)和功率器件驱动装置。第1 IGBT的集电极电极与主电源连接，第2 IGBT的发射极电极与接地电位连接。第1 IGBT的发射极电极和第2 IGBT的集电极电极与负载连接。为了保护第1和第2 IGBT免受负载引起的反电动势的破坏，自由工作二极管分别与第1和第2 IGBT反向并联连接。功率器件驱动装置包含用于控制第1 IGBT的高压侧驱动部和用于控制第2 IGBT的低压侧驱动部。另外，功率器件驱动装置具备与第1 IGBT的发射极电极连接的VS端子；经电容器与第1 IGBT的发射极电极连接的VB端子；与第1 IGBT的控制电极连接的HO端子；与第2IGBT的发射极电极连接的COM端子；经电容器与第2 IGBT的发射极电极连接的VCC端子；与第2 IGBT的控制电极连接的LO端子；以及GND端子。这里，VS是构成高压侧驱动部的基准电位的高压侧浮动偏移电压。VB是构成高压侧驱动部的电源的高压侧浮动供给绝对电压，它由高压侧浮动电源供给。HO是高压侧驱动部产生的高压侧驱动信号输出电压。COM是公共接地点电压。VCC是构成低压侧驱动部的电源的低压侧固定供给电压，它由低压侧固定供给电源供给。LO是低压侧驱动部产生的低压侧驱动信号输出电压。GND是接地电位。下面以高压侧驱动部为例说明现有的功率器件驱动装置。高压侧驱动部包括具有PMOS晶体管和NMOS晶体管的CMOS电路。PMOS晶体管的源电极与VB端子连接，NMOS晶体管的源电极与VS端子连接，PMOS晶体管和NMOS晶体管各自的漏电极与HO端子连接。其次，说明具有CMOS电路的现有的半导体器件的结构。半导体器件具有p-型硅衬底；在p-型硅衬底的上表面内形成的n型杂质区；在n型杂质区的上表面内形成的p型阱；在p型阱的上表面内形成的NMOS晶体管的n型源区和漏区；在n型杂质区的上表面内形成的PMOS晶体管的p型源区和漏区；以及与n型杂质区相接在p-型硅衬底的上表面内形成的p+型隔离区。在NMOS晶体管的源区与漏区之间规定了沟道形成区，在沟道形成区上隔着栅绝缘膜形成NMOS晶体管的栅电极。同样，在PMOS晶体管的源区与漏区之间规定了沟道形成区，在沟道形成区上隔着栅绝缘膜形成PMOS晶体管的栅电极。NMOS晶体管的源区与VS端子连接，PMOS晶体管的源区与VB端子连接。NMOS晶体管和PMOS晶体管各自的漏区共同与HO端子连接。另外，在下面的专利文献1～4中公开了具有CMOS电路的半导体器件的技术。在现有的功率器件和功率器件驱动装置中，存在着在再生期间(即自由工作二极管被来自负载的反电动势接通的期间)高压侧浮动偏移电压VS变动至低于公共接地点电压COM的负电压的可能性。此高压侧浮动偏移电压VS的负变动经电容器传递至高压侧浮动供给绝对电压VB端子，也使高压侧浮动供给绝对电压VB端子的电位发生负变动。当高压侧浮动供给绝对电压VB发生负变动时，该负变动被传递至n型杂质区。其结果是，通常理当反向偏置的p+型隔离区与n型杂质区之间的寄生二极管、p-型硅衬底与n型杂质区之间的寄生二极管接通，电流流入n型杂质区内。于是，在现有的半导体器件中，存在因寄生二极管的接通而流入n型杂质区内的电流引起高压侧驱动信号输出电压HO的逻辑反转(误动作)，或者引起寄生晶闸管锁定，在CMOS电路中流过过大的电流，有因此而损伤电路或部件(锁定击穿)的问题(详情参照本申请人的特开2002-252333号公报)。专利文献1特开平11-68053号公报专利文献2特开昭62-120063号公报专利文献3特开昭60-74560号公报专利文献4 特开平5-152523号公报
技术实现思路
本专利技术是为了解决这样的问题的专利技术而进行的，其目的在于得到可以避免由高压侧浮动偏移电压VS的负变动引起的误动作和锁定击穿的半导体器件。本专利技术第1方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第1端子连接的第1导电类型的第3杂质区。本专利技术第2方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第2端子连接的第2导电类型的第3杂质区。本专利技术第3方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；以及在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的第3杂质区。本专利技术第4方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的源/漏区的第1晶体管；具有在第1杂质区的主表面内形成的、与第2端子连接的第1导电类型的源/漏区的第2晶体管；在第1杂质区的主表面内形成的、与第1或第2端子连接的第1导电类型的第3杂质区；贯通第3杂质区在第1杂质区的主表面内形成的沟槽；以及在对沟槽的壁面进行限定的部分的第1杂质区内形成的、与第1或第2端子连接的第1导电类型的第4杂质区。本专利技术第5方面的半导体器件是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，它具备与第1电极连接的第1端子；经电容性元件与第1电极连接的第2端子；第1导电类型的半导体衬底；在半导体衬底的主表面内形成的第2导电类型的第1杂质区；在第1杂质区的主表面内形成的第1导电类型的第2杂质区；具有在第2杂质区的主表面内形成的、与第1端子连接的第2导电类型的本文档来自技高网...

【技术保护点】
一种半导体器件，它是用于驱动具有第１电极、第２电极和控制电极的开关器件的半导体器件，其特征在于：具备：与上述第１电极连接的第１端子；经电容性元件与上述第１电极连接的第２端子；第１导电类型的半导体衬底； 在上述半导体衬底的主表面内形成的第２导电类型的第１杂质区；在上述第１杂质区的主表面内形成的上述第１导电类型的第２杂质区；具有在上述第２杂质区的主表面内形成的、与上述第１端子连接的上述第２导电类型的源／漏区的第１晶体管；　 　具有在上述第１杂质区的主表面内形成的、与上述第２端子连接的上述第１导电类型的源／漏区的第２晶体管；以及在上述第１杂质区的上述主表面内形成的、与上述第１端子连接的上述第１导电类型的第３杂质区和在上述第１杂质区的上述主表面内形成的、与 上述第２端子连接的上述第２导电类型的第４杂质区中的至少一方。

【技术特征摘要】
JP 2003-3-27 87822/031.一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于具备与上述第1电极连接的第1端子；经电容性元件与上述第1电极连接的第2端子；第1导电类型的半导体衬底；在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；以及在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第3杂质区和在上述第1杂质区的上述主表面内形成的、与上述第2端子连接的上述第2导电类型的第4杂质区中的至少一方。2.如权利要求1所述的半导体器件，其特征在于上述第3杂质区与上述第2杂质区相接，并且连续地或断续地包围上述第2杂质区而形成。3.如权利要求1所述的半导体器件，其特征在于还具备在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第5杂质区。4.如权利要求3所述的半导体器件，其特征在于还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，上述第5杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。5.如权利要求1所述的半导体器件，其特征在于还具备在上述第1杂质区的上述主表面内形成的、与上述第1或第2端子连接的上述第1导电类型的第5杂质区；贯通上述第5杂质区在上述第1杂质区的上述主表面内形成的沟槽；以及在对上述沟槽的壁面进行限定的部分的上述第1杂质区内形成的、与上述第1或第2端子连接的上述第1导电类型的第6杂质区。6.如权利要求5所述的半导体器件，其特征在于还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，上述第5和第6杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。7.如权利要求1所述的半导体器件，其特征在于还具备与上述第1杂质区相接在上述半导体衬底的上述主表面内形成的上述第1导电类型的隔离区，上述第4杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。8.一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于具备与上述第1电极连接的第1端子；经电容性元件与上述第1电极连接的第2端子；第1导电类型的半导体衬底；在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；以及在上述第1杂质区的上述主表面内形成的、与上述第1端子连接的上述第1导电类型的第3杂质区和在上述第1杂质区的上述主表面内形成的、与上述第2端子连接的上述第1导电类型的第4杂质区中的至少一方。9.如权利要求8所述的半导体器件，其特征在于还具备与上述第1杂质区相接在上述半导体衬底的主表面内形成的上述第1导电类型的隔离区，上述第4杂质区在上述隔离区与上述第2杂质区之间连续地或断续地包围上述第2杂质区而形成。10.一种半导体器件，它是用于驱动具有第1电极、第2电极和控制电极的开关器件的半导体器件，其特征在于具备与上述第1电极连接的第1端子；经电容性元件与上述第1电极连接的第2端子；第1导电类型的半导体衬底；在上述半导体衬底的主表面内形成的第2导电类型的第1杂质区；在上述第1杂质区的主表面内形成的上述第1导电类型的第2杂质区；具有在上述第2杂质区的主表面内形成的、与上述第1端子连接的上述第2导电类型的源/漏区的第1晶体管；具有在上述第1杂质区的主表面内形成的、与上述第2端子连接的上述第1导电类型的源/漏区的第2晶体管；在上述第1杂质区的上述主表面内形成的、与上述第1或第2端子连接的上述第1导电类型的第3杂质区；贯通上述第3杂质区在上述第1杂质区的上述主表面内形成的沟槽；以及在对上述沟槽的壁面进行限定的部分的上述第1杂质区内...

【专利技术属性】
技术研发人员：幡手一成，秋山肇，清水和宏，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]