半导体器件及单元制造技术

一种单元（１００）包括在半导体衬底上的三层布线层（栅电极层、源／漏电极层和端子层），该半导体衬底含有其上形成晶体管。形成了用于连接一个单元到另一个单元的输入端子（１５１）和输出端子（１５２）的布线层（端子层）之一包括电源线经过区（１５３），可以设置电源线穿过该电源线经过区，以从外部电源向单元内的晶体管施加电源电压和地电压的。

【技术实现步骤摘要】

技术介绍
专利
本专利技术涉及一种半导体器件及一种单元。
技术介绍
的说明随着微型化技术的近来发展，增加了集成电路(半导体器件)的集成度。附图说明图12示出了如在日本特开专利公开号No.2002-261245中公开的常规半导体器件1200的局部剖面图。半导体器件1200包括多个单元1201、电源线1203b、地线1203a、带状电源线1202b和带状地线1202a。每个单元1201可以是，例如，实现AND门或NAND门的基础单元、或包括多个门(例如AND门)的单元，每个单元1201是一个电路部件，和其他单元一起形成电路。通过把多个这种单元结合在一起可以实现所需要的集成电路。电源线1203b电连接设置在半导体器件1200周围的I/O区内的电源焊盘(未示出)。地线1203a电连接设置在半导体器件1200周围的I/O区内的接地焊盘(未示出)。电源线1203b和地线1203a相互平行延伸。尽管图12中未示出，但电源线1203b和地线1203a相互交替排列。此外，电源线1203b和地线1203a形成在同一布线层中。垂直于电源线1203b延伸的带状电源线1202b形成在与电源线1203b相同的布线层中，并且电连接电源线1203b。垂直于地线1203a延伸的带状地线1202a电连接地线1203a。带状电源线1202b和带状地线1202a相互交替排列，在它们之间具有由单元1201的高度确定的间距。如图12中所示，在每个水平行1201X中的单元1201上，通过带状电源线1202b施加来自电源线1203b的电源电压，并通过带状地线1202a施加来自地线1203a的地电压。每个单元1201的输入端子通过信号线1206、1207等连接另一单元的输出端子。如果在不改变电源电压的情况下增加了电路集成度，那么电路的功耗增加。考虑到这种情况，按照常规，随电路集成度增加，减少电源电压。由于减少了电源电压，也减少了形成在单元中的每个晶体管的阈值电压的绝对值。阈值电压越低，由于由噪声引起的电压波动使晶体管出现故障的可能性越大。因此，应对单元施加没有变化的稳定的电源电压。为了抑制施加到所述单元的电源电压之间的变化，应抑制线性电阻。通过增加相互并联连接的电源线的数目来减少每条电源线的电阻，或通过增加每条电源线的宽度，可以抑制线性电阻。然而，如果增加电源线的数目或其宽度，那么形成电源线或地线的区域的面积增加，由此增加了半导体器件的总尺寸。半导体器件的更大尺寸意味着每晶片的半导体芯片的更少的数量和更低的生产量，这两方面都增加了生产成本。如果增加电源线的宽度，那么可以设置信号线的空间减少，将多个单元连接在一起的信号线可能需要被绕路布线，使得更难符合信号定时限制。如果存在不符合定时限制的信号线，必须复查HDL设计(使用硬件描述语言的设计)或修正版图设计，直到符合定时限制，由此增加了设计步骤的数量和总设计周期。从而，应具有用于设置信号线的足够空间而不必绕路布线。
技术实现思路
因此，本专利技术的一个目的是提供一种半导体器件，其能抑制电源电压和地电压中的变化，该半导体器件具有小的总面积并且还具有用于放置数据线的充足空间而不用绕路布线。根据本专利技术的单元是一种包括两层或多层布线层并且是半导体集成电路的一个部件，该单元包括形成在半导体衬底上的一个或多个晶体管；用于给一个或多个晶体管施加电源电压和地电压的一对单元内电源线；以及由一个或多个晶体管形成的电路的连接端子，其中在没有设置单元内电源线的一个布线层中设置至少一个电源线经过区，使得具有比单元内电源线的宽度大的宽度的单元内电源线能通过该至少一个电源线经过区。在一个优选实施例中，连接端子与所述至少一个电源线经过区形成在同一布线层中。在一个优选实施例中，成对的单元内电源线相互平行延伸，并且所述至少一个电源线经过区具有一形状，使得单元内电源线能沿垂直于单元内单元线的方向通过所述至少一个电源线经过区。在一个优选实施例中，所述至少一个电源线经过区的周长的两条边与单元的周长的两条边的至少部分相一致。在一个优选实施例中，所述至少一个电源线经过区具有矩形形状。在一个优选实施例中，所述至少一个电源线经过区的周长的一条边离所述连接端子的距离是预定距离或更远。在一个优选实施例中，根据单元内电源线的预定宽度确定所述预定距离。在一个优选实施例中，其中根据两条相邻的单元内电源线之间的预定间距确定所述端子的排列。在一个优选实施例中，根据预定的单元内电源线通过的方向确定端子的排列。在一个优选实施例中，单元的宽度比单元内电源线的宽度大。在一个优选实施例中，一个或多个晶体管中的至少一个形成在对应所述至少一个电源线经过区的半导体衬底的区域中。在一个优选实施例中，所述至少一个电源线经过区的最小宽度比单元内电源线的宽度大。在一个优选实施例中，单元内电源线的长度比单元的周长的一条边长。根据本专利技术的半导体器件是一种含有两层或多层布线层的以单元为基础的半导体集成电路，该半导体集成电路包括分别含有形成在半导体衬底上的晶体管的一个或多个单元，用于给所述晶体管施加电源电压和地电压的一对单元内电源线，以及用于连接一个单元到另一个单元的连接线，其中在没有设置单元内电源线的布线层之一中设置电源线经过区，使得宽度比单元内电源线的宽度大的电源线能通过电源线经过区；以及穿过所述一个或多个单元中的至少一个内的电源线经过区的单元内电源线。在一个优选实施例中，单元内电源线电连接所述一个或多个单元的至少一个中的单元内电源线。在一个优选实施例中，半导体器件包括设置在连接线一端处的连接端子；以及在一个或多个单元的至少一个中的连接端子的排列与其它单元中的不同。从结合附图的本专利技术的详细说明中，本专利技术的这些和其它目的、特征、方案和优点将变得更加显而易见。附图简介图1示出了本专利技术的单元；图2示出了图1的单元的逻辑电路图；图3是本专利技术的半导体器件的平面示图；图4A至图4C分别示出了图1的单元的布线层；图5A至图5C分别示出了其中设置有线的单元；图6A和图6B示出了可布线的(routable)区域和线宽度之间的关系的示图；图7A和图7B示出了可布线的区域的其它例子；图8是根据本专利技术另一实施例的半导体器件的局部剖面示图； 图9A和图9B示出了根据本专利技术又一实施例的半导体器件；图10A和图10B示出了根据本专利技术又一实施例的单元；图11A和图11B示出了根据本专利技术又一实施例的单元；图12示出了常规半导体器件的示意平面图。优选实施例的描述第一实施例图1示出了根据本专利技术第一实施例的单元100的布局图。参考图1，单元100包括其上设置有P沟道晶体管区101和N沟道晶体管区102的半导体衬底。在半导体衬底上，单元100包括前级栅电极部分121a(输入栅极)、后级栅电极部分121b、前级漏电极部分131a、后级漏电极部分131b(输出漏极)、源电极141a和141b、带状电源线140、带状地线142、输入端子151和输出端子152。单元100具有矩形形状，其周长由长边100a和100b以及短边100c和100d限定。参考图2，单元100是包括相互串联连接的前级模块210和后级模块220的逻辑电路。前级模块210包括相互并联连接的两个反相器230和240，以及后级模块220包括彼此并联连接的三个反相器250、260本文档来自技高网...

【技术保护点】
一种单元，包括两层或更多层布线层并且是半导体集成电路的部件，该单元包括：形成在半导体衬底上的一个或多个晶体管；用于给一个或多个晶体管施加电源电压和地电压的一对单元内电源线；以及由一个或多个晶体管形成的电路的连接端子， 其中在没有设置单元内电源线的布线层之一中设置至少一个电源线经过区，使得宽度比单元内电源线的宽度大的所述单元内电源线能通过所述至少一个电源线经过区。

【技术特征摘要】
JP 2004-1-8 3169/20041.一种单元，包括两层或更多层布线层并且是半导体集成电路的部件，该单元包括形成在半导体衬底上的一个或多个晶体管；用于给一个或多个晶体管施加电源电压和地电压的一对单元内电源线；以及由一个或多个晶体管形成的电路的连接端子，其中在没有设置单元内电源线的布线层之一中设置至少一个电源线经过区，使得宽度比单元内电源线的宽度大的所述单元内电源线能通过所述至少一个电源线经过区。2.根据权利要求1所述的单元，其中连接端子与所述至少一个电源线经过区形成在同一布线层中。3.根据权利要求1所述的单元，其中所述一对单元内电源线相互平行延伸，并且所述至少一个电源线经过区具有这样的形状，使得单元内电源线能沿垂直于所述单元内单元线的方向通过所述至少一个电源线经过区。4.根据权利要求1所述的单元，其中所述至少一个电源线经过区的周长的两条边与所述单元的周长的两条边的至少部分一致。5.根据权利要求4所述的单元，其中所述至少一个电源线经过区具有矩形形状。6.根据权利要求2所述的单元，其中所述至少一个电源线经过区的周长的一条边距离连接端子预定距离或更远。7.根据权利要求6所述的单元，其中根据单元内电源线的预定宽度确定所述预定距离。8.根据权利要求2所述的单元，其中根据两条相邻的单元内电源线之间的预定间距确定端子的排列。9...

【专利技术属性】
技术研发人员：岸下景介，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]