环栅垂直SiGeCMOS器件制造技术

本发明专利技术提供了一种新型环栅垂直ＳｉＧｅＣ　　ＭＯＳ器件，它包括：栅氧化层３、多晶硅栅层４、栅极５、源极６、漏极７以及电极引线８和ＳｉＯ↓［２］隔离区９；其特征是它还包括：生长在ｎ－Ｓｉ衬底上的ｐ↑［＋］－Ｓｉ↓［１－α－β］Ｇｅ↓［α］Ｃ↓［β］层１６（与１３一起作源区）、ｐ↑［＋］－Ｓｉ↓［１－α－β］Ｇｅ↓［α］Ｃ↓［β］层１３（与１６一起作源区）、本征ＳｉＧｅＣ隔离层１１、ｎ－Ｓｉ↓［１－ｘ－ｙ］Ｇｅ↓［ｘ］Ｃ↓［ｙ］沟道层１２、本征ＳｉＧｅＣ隔离层１１、ｐ↑［＋］－Ｓｉ↓［１－α－β］Ｇｅ↓［α］Ｃ↓［β］层１０（作漏区），以及在以上ＳｉＧｅＣ多层结构和栅氧化层３之间的Ｓｉ盖帽层２。新型环栅垂直ＳｉＧｅＣ　　ＭＯＳ器件可用于取代目前的体Ｓｉ　　ＭＯＳ器件，它具有高速、高频、亚阈区特性好、高集成度等特点。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术属于半导体器件领域，它特别涉及MOS器件。
技术介绍
目前以CMOS结构为核心的集成电路技术的特征尺寸已达到100nm范围。进一步缩小尺寸，面临加工精度的限制，特征尺寸缩小带来的寄生效应(短沟效应、热电子效应等)的限制以及物理极限的限制。而使用性能优于硅的新材料和新的器件结构，可用常规的工艺技术，获得高于硅器件及电路的性能。国内外众多公司、高校和研究单位均致力于研究如何利用现有工艺水平，提高器件性能和集成度。Lothar Risch等人在“Vertical MOS transistors with70nm channel length”文章(IEEE，Electron.Device，vol.43，p.1495，Sep.1996)中报道，采用纵向结构，利用现有光刻水平，外延生长薄膜的厚度作为MOSFET的沟道长度，薄栅氧化层，试制出沟道长分别为170、120和70nm的NMOS器件(L＝70nm是目前报道的沟道长度最短的器件)。器件具有很好的电学特性，其中沟道长70nm器件，漏源饱和电流为500μA/μm，其跨导达到800μS/μm。与同尺寸的平面器件相比，版图面积减小一半本文档来自技高网...

【技术保护点】
一种新型环栅垂直ＳｉＧｅＣＭＯＳ器件，它包括：栅氧化层（３）、多晶硅层（４）、栅极（５）、源极（６）、漏极（７）以及电极引线（８）和ＳｉＯ↓［２］隔离区（９）；其特征是它还包括：生长在ｎ－Ｓｉ衬底上ｐ↑［＋］－Ｓｉ↓［１－α－β］Ｇｅ↓［α］Ｃ↓［β］层（１６）、ＳｉＧｅＣ多层结构（１）、Ｓｉ盖帽层（２）；ＳｉＧｅＣ多层结构（１）包括ｐ↑［＋］－Ｓｉ↓［１－α－β］Ｇｅ↓［α］Ｃ↓［β］层（１３）（与１６一起作为源区）、本征ＳｉＧｅＣ隔离层（１１）、ｎ－Ｓｉ↓［１－ｘ－ｙ］Ｇｅ↓［ｘ］Ｃ↓［ｙ］沟道层（１２）、本征ＳｉＧｅＣ隔离层（１１）、ｐ↑［＋］－Ｓｉ↓［１－α－β］Ｇｅ↓［α］Ｃ↓［β］...

【技术特征摘要】
1.一种新型环栅垂直SiGeC MOS器件，它包括栅氧化层(3)、多晶硅层(4)、栅极(5)、源极(6)、漏极(7)以及电极引线(8)和SiO2隔离区(9)；其特征是它还包括生长在n-Si衬底上p+-Si1-α-βGeαCβ层(16)、SiGeC多层结构(1)、Si盖帽层(2)；SiGeC多层结构(1)包括p+-Si1-α-βGeαCβ层(13)(与16一起作为源区)、本征SiGeC隔离层(11)、n-Si1-x-yGexCy沟道层(12)、本征SiGeC隔离层(11)、p+-Si1-α-βGeαCβ层(10)，以上五层组成圆柱型SiGeC...

【专利技术属性】
技术研发人员：李竞春，于奇，杨谟华，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：90[中国|成都]