环栅场效应晶体管的制备方法技术

本申请公开了一种环栅场效应晶体管的制造方法，包括：在半导体衬底上形成悬空鳍片；在所述鳍片的四周形成栅堆叠结构；在所述栅堆叠结构两侧的鳍片中形成源/漏结构；其中，与所述鳍片和栅堆叠结构的底部相邻的半导体衬底中包括隔离介质层。本发明专利技术在体硅衬底上制备环栅场效应晶体管，消除了SOI器件存在的自加热效应和浮体效应，具有更低的成本，采用传统的基于准平面的自顶向下工艺实现了与CMOS平面工艺的良好兼容，并且易于集成，有利于抑制短沟道效应，推动MOSFETs尺寸往小尺寸方向发展。

【技术实现步骤摘要】

本专利技术属于半导体
，尤其涉及一种体硅。
技术介绍
随着集成电路产业按照Moore定律持续向前发展，CMOS器件的特征尺寸持续缩小。平面体硅CMOS结构器件遇到了严峻的挑战，比如严重的短沟道效应(SCE)、源漏泄漏电流、漏致势垒降低效应(DIBL)等。为了克服以上问题，各种新结构器件应运而生，器件的栅结构从最初的单栅发展到双栅(FinFET，鳍式晶体管)、多栅直到完全包围沟道的环栅结构。栅控能力和抑制短沟道效应的能力随着栅的数目的增多而不断增强。目前国际上主要采用SOI衬底来制备环栅结构器件。由于SOI衬底存在天然的 BOX氧化层作为牺牲层，制备环栅结构器件更为容易。采用SOI衬底还有以下优点S0I衬底存在天然的BOX氧化层，很容易实现器件之间的隔离，避免了体硅衬底存在的闩锁效应； 制备工艺简单；很容易抑制底部的寄生晶体管；寄生电容小；速度高；抗辐射效应好。但是采用SOI衬底来制备环栅结构器件也存在诸多问题，例如S0I衬底存在自加热效应和浮体效应，在制造中需要复杂的源漏工程以降低源漏寄生电阻，一般来说SOI衬底要比普通体硅衬底的价格昂贵许多。由于目前主流的半导体制造工艺仍然是采用体硅衬底，因此如何在体硅衬底上实现环栅结构器件的制备成为一个研究的热点，这对于环栅结构器件的应用以及半导体产业的发展具有重要意义。
技术实现思路
本专利技术目的在于提供一种新的、易于集成的、与平面CMOS工艺兼容性好的体硅。为了实现上述目的，本专利技术的主要步骤包括在半导体衬底上形成悬空鳍片；在所述鳍片的四周形成栅堆叠结构；在所述栅堆叠结构两侧的鳍片中形成源/漏结构；其中， 与所述鳍片及栅堆叠结构的底部相邻的半导体衬底中包括隔离介质层。优选地，所述在半导体衬底上形成悬空鳍片的步骤包括在半导体衬底上形成介质层；刻蚀所述介质层及半导体衬底以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片；在所述鳍片的侧壁形成侧墙；刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片；在所述鳍片和凹槽的下方形成隔离介质层。优选地，所述介质层包括Si02、TEOS或Si3N4。优选地，所述鳍片的宽度为10-60nm。优选地，所述在所述鳍片的侧壁形成侧墙的步骤包括在所述半导体衬底上形成第二介质层；刻蚀所述第二介质层以形成侧墙。优选地，所述刻蚀所述凹槽及鳍片底部的半导体衬底形成悬空鳍片的步骤包括 采用各向同性的刻蚀方法进一步刻蚀所述凹槽以使所述凹槽进一步延伸到所述半导体衬4底中，同时凹槽向鳍片底部延伸直至两个相邻的凹槽在鳍片的底部发生连通，形成悬空鳍片。优选地，所述隔离介质层包括填充介质层，则所述在所述鳍片和凹槽的下方的形成隔离介质层的步骤包括在半导体衬底上形成填充介质层；进一步回刻填充介质层将鳍片完全露出，在凹槽的底部留有一层填充介质层形成隔离介质层；所述隔离介质层的厚度为 50-300nm。优选地，在所述鳍片的四周形成栅堆叠结构的步骤包括在悬空鳍片的四周形成栅介质层和栅电极材料；光刻、刻蚀形成栅电极堆叠结构；在本专利技术的优选实施例中，所述在所述栅堆叠结构两侧的鳍片中形成源/漏结构之前，所述方法进一步包括进行倾角离子注入，以在所述鳍片中形成源/漏延伸区。或者还可以包括进行倾角离子注入，以在所述鳍片中形成晕环注入区。优选地，所述在栅堆叠结构两侧的鳍片中形成源/漏结构步骤包括在鳍片的两侧形成侧墙；离子注入形成源漏掺杂；形成源漏硅化物。在本专利技术的优选实施例，所述半导体衬底为体硅衬底。从上述技术方案可以看出，本专利技术有以下有益效果1、本专利技术提供的这种制备环栅结构器件的方法，在体硅衬底上实现了环栅结构器件的制备，克服了 SOI衬底存在的自加热效应和浮体效应，降低了制备成本；2、本专利技术提供的这种制备环栅结构器件的方法，制备工艺简单可行，易于集成，与平面CMOS工艺兼容性好；3、本专利技术提供的这种制备环栅结构器件的方法，可以避免采用SOI器件所采用源漏选择性外延等方法来降低源漏的串连电阻，有利于进一步降低对设备的依赖性，易于实现。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中图1-8示出了根据本专利技术实施例的方法制备环栅场效应晶体管的流程中对应的各结构剖面图；附图标记说明101，Si衬底；102，STI隔离；103，介质层；104，凹槽结构；105，鳍片；106，侧墙； 107，填充介质层；108，栅介质层；109，栅电极。应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不应被理解为对本专利技术范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标号标识。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图1 8详细示出了根据本专利技术实施例制备鳍片结构的各步骤对应的结构剖面图。以下，将参照这些附图来对根据本专利技术实施例的各个步骤予以详细说明。首先参考图1，在半导体衬底101上形成浅沟槽隔离(STI，ShallowTrench Isolation) 102。具体地，所述半导体衬底101可以是半导体制造领域中常用的衬底材料， 对于本专利技术的实施例，优选采用体Si衬底。接着如图2所示，在半导体衬底101上形成介质层103。所述介质层103可以包括Si02、TE0S、Si3N4或其他介质材料，在本专利技术的实施例中优选为SiO2，可以通过热生长形成，厚度约为30-70nm，该介质层103可以在后续的刻蚀过程中能够有效地保护后续形成的鳍片。图3A示出了沿半导体衬底101表面的示意图，图;3B为图3A中AA’方向的剖视图。如图3A JB所示，对所述衬底101进行刻蚀以嵌入半导体衬底101中形成至少两个凹槽 104。图中仅示出两个凹槽，对于本领域的普通技术人员来说，可知在半导体衬底101上可以有任意多的凹槽。刻蚀形成所述凹槽104的方法例如可以是采用电子束曝光正性抗蚀剂并反应离子刻蚀形成陡直的宽度约为400nm*400nm、间距为10-60nm的两相邻凹槽106。 凹槽的形状只是示例，本专利技术对此不做限制。在凹槽之间形成了鳍片105，所述鳍片105也称为硅岛(Siliconlsland)，鳍片的宽度可以根据实际需要选择，例如10-60nm。图4为图3A所示方向的结构在形成侧墙之后的示意图。如图4所示，在所述鳍片 105的两侧形成侧墙。所述侧墙的结构可以是单层或多层的，可以是“D”型侧墙或“I”型侧墙或其他形状的侧墙，本专利技术对此不做限制。侧墙的形成有利于保护鳍片105在后续的刻蚀过程中不被破坏。首先，在整个半导体结构上覆盖第二介质层，例如可以是Si02、TE0S 或其他介质材料，在本专利技术的实施例中优选为TE0S，可以通过化学气相淀积本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：周华杰，宋毅，徐秋霞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：