半导体器件制造技术

一种半导体器件，其中包括：半导体元件，其具有设置在电路形成表面的外围部分上的第一电极、设置在该电路形成表面上形成第一电极的区域内侧的第二电极、以及连接在所述第一电极和所述第二电极之间的金属线；以及电连接到所述第一电极的外部连接端。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及一种半导体器件，特别涉及散热良好并且能够通过减小布线的直流电阻而有效地提供电能的半导体器件。
技术介绍
随着在半导体元件中所形成的I/O端子的数目增加，半导体元件的功率消耗倾向于增加。另外，由于端子数目的增加，半导体器件的封装尺寸也增加。现在具有一种精细间距的球栅阵列(FBGA)型半导体器件，作为被开发用于解决这种问题的半导体封装。图1为常规精细间距球栅阵列型半导体器件的截面示图。在常规精细间距球栅阵列型半导体器件中，半导体元件1被通过粘合材料2安装在印刷电路板或带状基片3上。半导体元件1的电路端子1a通过接合线4电连接到形成于印刷电路板或带状基片中的接合引线5。半导体元件1和接合线4被模制树脂6封装在印刷电路板或带状基片3上。形成于印刷电路板或带状基片3上的接合引线5和端子连接到作为形成于相对侧上的外部连接端的焊锡球7。在具有上述结构的精细间距球栅阵列型半导体器件中，从半导体元件1散发的大部分热量被通过模制树脂6的传递散发到半导体器件的外部，或者通过粘合材料2传递到印刷电路板或带状基片3，并且从印刷电路板或带状基片3散发到半导体器件的外部。使用常规BGA(球栅阵列)或PGA(针栅阵列)封装的半导体器件可以被根据封装和半导体芯片的连接方法而分类为带状自动接合(TAB)、线接合和倒装片接合。另外，半导体芯片的电极分布大体上被分为外围电极分布，其中电极被在半导体芯片的外围上的一行或少数的多行上分布，以及面电极分布，其中电极被分布在半导体芯片的整个表面上。连接方法与电极分布的组合在下文描述。组合(1)外围电极分布+TAB连接组合(2)外围电极分布+线接合连接组合(3)面电极分布+倒装片接合连接通常，与(3)相比，(1)和(2)可以使电极之间的间距进一步减小。在2002年，可以使用的TAB连接的电极间距大约为40微米，以及根据线接合连接，为40微米(楔形线接合连接)或者60微米(球形线接合连接)。另外，在线接合连接中，视在间距可以被设置为在通过把上述电极以“Z”形结构设置的单行排列时的间距的一半。另一方面，(3)大约为180微米。尽管半导体元件的电极间距可以根据(1)而减小，但是它需要在电极上提供例如金这样的凸块(凸起)，这可能造成用于大半导体元件或低产量半导体元件的成本的增加。另外，半导体元件和基片的组合变为一种，从而缺少多样性。但是，当柔性板被用作为封装的基片时，在此有可以在基片本身上形成接合端的优点。如果它可以应用于小的高产量的半导体元件，该元件中的布线可以用具有一个或两个导电层的基片来实现，则该半导体器件可以低成本地制造。由于(2)具有开发角度的灵活性，因此(2)具有可以增加封装基片侧的内部电极间距的优点，并且基片材料的选择范围变宽，以及具有不同电极分布的多个半导体元件可以安装到一个封装基片。对于基片材料的选择范围的扩展，当需要比(1)更多的大量导电层时，(2)可能具有更多的优点。目前，(2)是一个组合，其具有在成本/性能比方面与(1)相当的地位，并且针对于当通过(1)执行凸块的形成时变得昂贵的半导体元件，作为具有廉价基片的线接合连接的低成本半导体器件，或者使用需要比(1)更高的电性能的多层基片形成电源平面和接地平面的半导体器件。在(1)或(2)的情况中，由于当执行接合连接时应力被施加到半导体元件的电极，则上述接合电极不能够提供于半导体元件的有源元件上。由于在(3)的情况中由焊锡等等所制成的凸块形成在半导体元件的电极上，并且通过加热熔化该凸块而把该电极连接到封装基片上，因此当接合时，(3)对电极的应力比根据(1)和(2)的连接更小。因此，用于接合的电极甚至可以位于半导体元件的有源元件上。但是，(3)需要时间进行接合处理，并且粘合材料被填充在半导体元件和封装基片之间，从而保持连接部分的可靠性，从而与(1)和(2)相比增加成本。如上文所述，(3)的组合与外围电极相比更加有助于多电极结构，并且其被定位为可能具有上述成本问题的一种高级半导体器件。另外，在常规半导体器件中，半导体元件的连接电极组被连接到例如引线框架或者用于每个电极功能的封装基片的插入物的内部电极组。在半导体器件中，特别针对于商品市场，半导体元件被安装在例如QFP或BGA这样的半导体封装中，并且通过线连接、TAB连接、凸块连接等等而被电连接。从生产质量的观点来看，除了部分凸块连接之外，安装在大部分半导体封装中的半导体元件的电极排列是外围排列，其中用于信号的电极、用于接地的电极、用于内部电源的电极以及用于外部电极的电极相互混合。在上述结构中，传递来自半导体元件1的热量的模制树脂4、粘合材料2和印刷电路板或带状基片3是由树脂所形成的部件。树脂材料的导热率与金属等等相比非常低。从把来自半导体元件1的热量有效地散发到外部的观点来看，上述仅仅通过树脂部分散热的结构具有效率低的问题。另外，形成在印刷电路板或带状基片3上的接合引线可以仅仅设置在半导体元件1的外围部分。也就是说，可以设置接合引线5的区域被限于半导体元件1的外围部分，当通过增加端子的数目以及使半导体器件本身小型化而获得高集成度时，这成为一个问题。另外，从上述成本/性能比的观点来看，由于半导体元件的小型化所产生的新问题对于直接排列来说已经变得显著。随着半导体制造技术的发展，根据大约70％的减小规律，例如ASIC这样的设计规格已经从0.25微米缩小到0.13微米。另外，器件的工作速度增加。随着这种半导体制造工艺的小型化以及半导体器件的速度增加，考虑到器件延迟时间的时序设计变得复杂。特别是，对于外围电极分布的半导体元件，随着布线的小型化，电阻R增加，导致由于电源的IR降而导致布线部分的RC延迟或者逻辑门延迟这样的问题。类似于上述组合(3)，如果面电极分布和倒装片安装连接被使用，这将导致成本增加。另外，由于例如延长便携式设备的电池寿命的市场要求，当进行低电压工作的尝试时，由于在元件中部的内部电源的电压降而导致误操作的问题已经在安装电极外围分布的元件的半导体器件中变得显著。为了解决这些问题，采取例如增加内部电源电极的数目和接地端的数目或者增加电源/接地层这样的措施，从而通过在半导体元件的设计阶段模拟在半导体元件中的电压降部分以及增强电源而确定。但是，这种措施变为成本增加的因素，例如元件尺寸的增加、在晶片中的有效元件数目的减小或者在元件中的布线层数目的增加。另外，即使采用这种措施，也仅仅可以通过普通的半导体元件制造工艺而形成1-2微米厚的导电层，因此不能够大大地减小直流电阻。
技术实现思路
本专利技术的一般目的是提供一种半导体器件，其可以有效地把来自半导体元件的热量散发到封装的外部，并且获得端子的高度集成，而不增加封装尺寸。本专利技术的另一个目的是提供一种半导体器件，其成本/性能比优良，并且解决关于电源的IR降的问题。本专利技术的另一个目的是提供一种半导体器件，其通过大大减小布线的直流电阻而减小电压降。为了实现上述目的，根据本专利技术的一个方面，在此提供一种半导体器件，其中包括半导体元件，其具有一个电路形成表面，电极端在该表面的外围部分排列，该半导体元件被模制树脂封装在对应于半导体元件的电极的位置具有开孔的基片上；该半导体元件被安装到该基片上，处于电路形成表面面对该基片和电极端位于该开孔处的状态，本文档来自技高网...

【技术保护点】
一种半导体器件，其中包括：半导体元件，其具有设置在电路形成表面的外围部分上的第一电极、设置在该电路形成表面上形成第一电极的区域内侧的第二电极、以及连接在所述第一电极和所述第二电极之间的金属线；以及电连接到所述第一电极的外部连 接端。

【技术特征摘要】
JP 2002-5-30 158277/20021.一种半导体器件，其中包括半导体元件，其具有设置在电路形成表面的外围部分上的第一电极、设置在该电路形成表面上形成第一电极的区域内侧的第二电极、以及连接在所述第一电极和所述第二电极之间的金属线；以及电连接到所述第一电极的外部连接端。2.根据权利要求1所述的半导体器件，其中所述金属线通过跳焊而接合到所述第一和第二电极。3.根据权利要求1所述的半导体器件，其中所述金属线通过球焊接合到所述第一和第二电极。4.根据权利要求1所述的半导体器件，其中所述第一电极是用于信号的电极以及用于电源或接地的电极，以及所述第二电极是用于电源或接地的电极。5.根据权利要求1所述的半导体器件，其中所述第二电极具有比所述第一电极更大的面积。6.根据权利要求1所述的半导体器件，其中所述半导体元件在面向上的状态下安...

【专利技术属性】
技术研发人员：細山田澄和，加藤禎胤，阿部光夫，辻和人，南澤正榮，浜野寿夫，誉田敏幸，平岩克朗，竹中正司，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]