分裂栅型非易失性存储器器件及其制造方法技术

公开了一种分裂栅型非易失性存储器器件及其制造方法。该存储器器件包括：在半导体衬底上所限定的有源区，在有源区之上所形成的一浮动栅对，在浮动栅和有源区之间所插入的电荷存储绝缘层，在有源区上所形成的且分别地部分重叠在浮动栅之上的字线对，以及在字线和有源区之间所插入的栅绝缘膜。对称的浮动栅可以如此形成，使得在有源区上所形成的浮动栅图案上形成导电膜，并依次对导电膜和浮动栅图案进行图案化。根据本发明专利技术，可防止导电纵条形成在浮动栅之间的有源区上，因此提高了存储器器件的可靠性，且避免了由纵条所引起的有源区电阻增加。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法，且更具体地涉及一种。
技术介绍
因为非易失性存储器器件是可电擦除和可电编程的，且无需电源来保持所编程的数据，其在各种领域中的应用范围日益变宽。这种非易失性存储器器件典型地可分类为NAND型和NOR型。NAND和NOR存储器单元分别具有高密度集成和高速工作的优点。NAND和NOR存储器器件趋向于将它们的应用扩展到其中这些相应优点具有重要性的领域。在NOR型非易失性存储器器件中，多个存储器单元设置为并联于单个位线。每个存储器单元由单个晶体管组成。NOR型非易失性存储器如此配置，使得单个存储器单元晶体管连接在位线所连接的漏极和公用源极线所连接的源极之间。NOR型存储器有具有高存储器单元电流且能够高速工作的优点。但是，其缺点是位线接触和源极线占据器件的较大面积，于是在高密度集成中造成了困难。NOR型非易失性存储器器件如此配置，使得其存储器单元并联于位线。因此，如果该存储器单元晶体管的阈值电压小于施加到未选择的存储器单元的字线的电压(一般为0V)，则不论所选存储器单元是“通”状态还是“断”状态，电流都在源极和漏极之间流动，使得器件发生故障，即，所有存储器单元被读为“通”状态。为了解决此问题，提出一种具有称为分裂栅型架构的非易失性存储器器件。另一方面，非易失性存储器器件可分为具有FLOTOX结构的分层配置的闪速存储器器件以及具有多层栅极绝缘膜和类似MOS晶体管结构的SONOS器件。在SONOS器件的情况下，栅极绝缘膜是多层电荷存储绝缘层且电荷存储在深能级陷阱中，因此与闪速存储器器件相比，提供了较好的可靠性，且能在较低电压下进行编程和擦除操作。图1到图3示出了制造分裂栅型非易失性存储器器件的常规方法。参考图1，器件隔离膜形成在半导体衬底上以限定有源区11且然后形成电荷存储层、第一导电膜和盖膜(capping film)。在SONOS器件的情况下，具有高陷阱密度的绝缘膜插入在隧道绝缘膜和阻挡绝缘膜之间以形成电荷存储层，通常，采用二氧化硅膜-氮化硅膜-二氧化硅膜(ONO膜)的分层结构。此外，在FLOTOX器件的情况下，其具有包括浮动栅的分层栅结构，电荷存储层可由隧道氧化物膜、多晶硅浮动栅和ONO膜组成。另外，对二氧化硅膜的缓冲层以及氮化硅膜的硬掩膜层进行层压，以形成盖膜。盖膜、第一导电膜和电荷存储层被依次图案化，以在有源区上形成第一导电膜图案16以及盖膜图案，其中多层电荷存储层14插在第一导电膜图案16和有源区11之间，且在第一导电膜图案16上层压了氧化物膜图案18和氮化物膜图案20。参考图2，横向的绝缘膜22形成在第一导电膜图案16的侧壁上，且栅绝缘膜24形成在有源区上。第二导电膜26以保角(conformal)的方式形成在栅绝缘膜24上。此时，第二导电膜26在第一导电图案16之间形成凹槽G，使得形成侧壁。另外，光致抗蚀剂图案28形成在第二导电膜26上。如图3所示，使用光致抗蚀剂图案28作为蚀刻掩膜，将第二导电膜26图案化，使得可暴露在相邻的第一导电图案16之间的有源区。通过各向异性蚀刻工艺来去除第二导电膜26。此时，当进行各向同性的蚀刻时，聚合物或其他副产品经常堆叠在第二导电膜26的侧壁部分中，因此妨碍蚀刻过程顺利进行。于是，当通过第二导电膜26的蚀刻来暴露栅绝缘膜24时，导电纵条(stringer)30形成在衬底上。如果延长过蚀刻时间以完全去除在衬底上所形成的导电纵条30，衬底将被损坏。在导电纵条30保留在衬底上的情况下，硅化物的形成被抑制由此增加了有源区的电阻。而且，导电纵条作为阻碍接触图案形成的阻碍物而增加了接触电阻。而且，导电纵条在后续工艺中可成为颗粒源。
技术实现思路
因此，针对以上问题做出本专利技术，且本专利技术的目的是提供一种，其中在第一导电图案之间没有出现导电纵条。为了实现以上目的，根据本专利技术的一个方面，提供一种分裂栅型非易失性存储器器件。所述分裂栅型存储器器件包括在半导体衬底中所限定的有源区，在有源区之上所形成的一第一导电膜图案对，在第一导电膜图案和有源区之间所插入的电荷存储层，在有源区上所形成的一字线对且其每个都部分地重叠在每个对应的第一导电膜图案之上，以及在字线和有源区之间所插入的栅绝缘膜。相应导电膜图案的一个侧壁相互面对。字线沿着相邻于第一导电图案的另一侧壁的有源区及第一导电图案的另一侧壁和顶部连续地形成。第一导电膜图案的相对侧壁与相应字线的侧壁自对准。根据本专利技术的另一方面，还提供了一种制造分裂栅型非易失性存储器器件的方法。在本专利技术的方法中，将有源区限定在半导体衬底中。将多层电荷存储层和第一导电膜图案形成在有源区上。第二导电膜以保角的方式形成在整个第一导电膜图案之上。将第二导电膜图案化，以在第一导电膜图案之上形成横穿有源区的开口。使用光致抗蚀剂图案作为蚀刻掩膜，同时蚀刻第二导电膜和第一导电膜图案，以形成第一导电膜图案对。附图说明图1到图3示出了制造分裂栅型非易失性存储器器件的常规方法。图4为根据本专利技术实施例的分裂栅型非易失性存储器器件的截面视图。图5到图7是对根据本专利技术实施例的制造分裂栅型非易失性存储器器件的方法进行解释的截面视图。具体实施例方式下面将参考附图详细说明本专利技术的实施例。图4为根据本专利技术实施例的分裂栅型非易失性存储器器件的截面视图。参考图4，第一导电膜图案对56a彼此相邻地设置在由半导体衬底50中的器件隔离膜所限定的有源区51上。每个第一导电膜图案56a的一个侧壁相互面对，且字线WL形成在与另一侧壁相邻的有源区上。多层电荷存储层54插入在第一导电图案56a和有源区51之间。栅绝缘膜64插入在字线WL和有源区51之间。在SONOS器件的情况下，多层电荷存储层54可以由二氧化硅膜-氮化硅膜-二氧化硅膜的ONO层形成。在叠栅型器件的情况下，其可以由隧道绝缘膜-浮动栅-ONO层形成。此实施例主要用SONOS器件来说明。但是本领域技术人员可认识到，本专利技术的这些特征可应用于叠栅型器件。另一方面，盖绝缘膜图案58形成在该第一导电膜图案56a对上，且横向绝缘膜62插入在面向字线WL的第一导电膜图案56a的侧壁上，于是使第一导电膜图案56a和字线WL相互电绝缘。设置字线WL以跨越有源区51的顶部部分。字线WL连续地形成在邻近第一导电膜图案56a的有源区51的该部分上，并形成在第一导电膜图案56a的侧壁和顶表面上(即，盖绝缘膜图案58的顶表面)，使得字线WL的一部分重叠在第一导电膜图案56a之上。在第一导电膜图案56a之上所重叠的字线的端部，即，在第一导电膜图案56a之上所设置的字线的侧壁，与第一导电膜图案56a的侧壁对准。因此，相邻的第一导电膜图案56a对的相对侧壁与在第一导电膜图案之上所形成的字线WL的侧壁自对准。相邻的字线WL对称地设置在该第一导电膜图案对56a之上且横穿有源区51的上部。图5到图7解释了根据本专利技术的实施例的制造分裂栅型非易失性存储器器件的方法。参考图5，器件隔离膜形成在半导体衬底上，由此限定有源区51。然后，形成多层电荷存储层、第一导电膜和盖层。在该步骤之前，可以使用用于制造分裂栅型非易失性存储器器件的常规工艺。盖层和第一导电膜被依次图案化以形成在有源区51上所层压的第一导电膜图案56和盖层图案58。为了修复在第一导电膜图案形成期间本文档来自技高网...

【技术保护点】
一种分裂栅型非易失性存储器器件，包括：在半导体衬底中所限定的有源区；在所述有源区上所形成的一第一导电膜图案对；在所述第一导电膜图案对和所述有源区之间所插入的电荷存储层；在所述有源区上形成的一字线对，每个字线部 分地重叠在每个对应的第一导电膜图案之上；以及在所述字线和所述有源区之间所插入的栅绝缘膜，其中所述第一导电膜图案对之上的所述字线的侧壁分别与所述第一导电膜图案对的相对的侧壁对准。

【技术特征摘要】
KR 2005-9-5 10-2005-00822331.一种分裂栅型非易失性存储器器件，包括在半导体衬底中所限定的有源区；在所述有源区上所形成的一第一导电膜图案对；在所述第一导电膜图案对和所述有源区之间所插入的电荷存储层；在所述有源区上所形成的一字线对，每个字线部分地重叠在每个对应的第一导电膜图案之上；以及在所述字线和所述有源区之间所插入的栅绝缘膜，其中所述第一导电膜图案对之上的所述字线的侧壁分别与所述第一导电膜图案对的相对的侧壁对准。2.如权利要求1所述的器件，还包括在所述第一导电膜图案对上所形成的盖绝缘膜，其中所述字线重叠在所述盖绝缘图案上。3.如权利要求2所述的器件，还包括在所述第一导电膜图案对的侧壁和所述字线之间所插入的横向绝缘膜。4.如权利要求1所述的器件，其中在所述第一导电膜图案对上所重叠的所述字线的端部和所述第一导电膜图案对的相对侧壁在同一平面中对准。5.一种制造分裂栅型非易失性存储器器件的方法，所述方法包括以下步骤在半导体衬底中限定有源区；...

【专利技术属性】
技术研发人员：郑真孝，
申请(专利权)人：东部电子株式会社，
类型：发明
国别省市：KR[韩国]