半导体器件及其制造方法技术

提供一种半导体器件及其制造方法，该半导体器件包括：硅衬底；第绝缘膜，形成于硅衬底上；第一导电塞，形成于第一绝缘膜的第一接触孔内部；具有平坦表面的底层导电膜，形成于第一导电塞上及其周围；结晶导电膜，形成于底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、由铁电材料制成的介电膜和上电极而形成。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
众所周知，闪存和铁电存储器是非易失性存储器，即使在切断电源之后也能够存储信息。在非易失性存储器中，闪存包括嵌入绝缘栅场效应晶体管(IGFET)的栅极绝缘膜中的浮动栅极，并通过在该浮动栅极中积累指示记录信息的电荷而存储信息。但是，这种闪存的缺点在于，在写入和擦除信息时，需要较高的电压使隧道电流流至栅极绝缘膜。另一方面，铁电存储器，也称为FeRAM(铁电随机存取存储器)，通过利用设置于铁电电容器中的铁电膜的磁滞特性存储信息。铁电膜响应电容器的上下电极之间施加的电压产生极化，并且即使在电压消除之后也会保持自发极化。当施加的电压的极性反转时，自发极化的极性也反转。通过使极性的方向对应于″1″和″0″，将信息写入铁电膜。FeRAM执行写入所需的电压小于闪存执行写入所需的电压。此外，FeRAM还有一个优点，即能够以高于闪存的速率写入。根据结构，FeRAM大体可分为两类堆叠式和平面式。在平面式FeRAM中，电容器的平面形状趋向于较大，因为形成于半导体衬底上的MOS(金属氧化物半导体)晶体管与电容器的下电极经由电容器上侧的金属互连部件电连接。相比之下，在堆叠式FeRAM中，电容器的下电极直接形成于连接至MOS晶体管的源极/漏极区的导电塞上，下电极与MOS晶体管经由导电塞电连接。利用这种结构，能够使得电容器的平面形状与平面式FeRAM相比较小，从而实现未来所需的FeRAM的微型化。需要为堆叠式FeRAM设置电容器介电膜，该电容器介电膜即便在FeRAM微型化时结晶性也不会退化，并可提供优异的铁电特性。应该注意，日本未审查专利申请公告No.2004-146772，No.Hei11-330411，Hei10-340871，和Hei7-22578中公开了上述相关技术。
技术实现思路
根据本专利技术的一个方案提供的半导体器件包括半导体衬底；杂质扩散区，形成于该半导体器件的表面层中；绝缘膜，形成于该半导体衬底上，并在该杂质扩散区上方具有孔；导电塞，形成于该孔中，并电连接至该杂质扩散区；底层导电膜，形成于该导电塞和该导电塞周围的绝缘膜上，并具有平坦表面；结晶导电膜，形成于该底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极而形成，其中该电容器介电膜由铁电材料制成。根据本专利技术的另一方案，提供一种半导体器件的制造方法，包括如下步骤在半导体衬底的表面层形成杂质扩散区；在该半导体衬底上形成绝缘膜；在该杂质扩散区上方的绝缘膜中形成孔；在该绝缘膜的上表面上和该孔中形成用以制作塞的导电膜；通过抛光处理仅在该孔中保留用以制作塞的导电膜，并将该孔中的用以制作塞的导电膜制成电连接至该杂质扩散区的导电塞；在该绝缘膜和该导电塞的各自上表面上形成底层导电膜；抛光该底层导电膜的上表面，以平坦化该上表面；在该底层导电膜上形成结晶导电膜；以及通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极形成电容器，其中该电容器介电膜由铁电材料制成。根据本专利技术，在通过抛光用以制作塞的导电膜在孔中形成导电塞时，由于形成于绝缘膜上的底层导电膜被抛光从而使其上表面平坦化，因此即使当由于过度抛光在孔周边的绝缘膜中产生凹陷时，也能够防止凹陷导致的下电极的结晶无序。此外，即便当由于抛光底层导电膜而使底层导电膜的晶体变形时，由于形成结晶金属膜，上述变形也难以影响下电极，结晶金属膜的作用可以令人满意地保持该结晶金属膜上的下电极的取向。因此，在本专利技术中，由于具有良好结晶性的下电极的作用，可改进电容器介电膜的结晶性，从而能够改进例如电容器介电膜的铁电特性、极化电荷的剩余量。此外，通过在平坦化底层导电膜的上表面之后将底层导电膜的上表面暴露在含氮等离子体中，可以消除底层导电膜中由极化导致的晶体变形。此外，通过将结晶导电膜的上表面暴露在含氮等离子体中，可进一步改进结晶导电膜的结晶性。应该注意，当使用在含氮气氛中氮化的钛膜作为结晶导电膜时，在不执行上述两种等离子体处理的情况下也可保持结晶导电膜的结晶性。此外，可在结晶导电膜上形成氧阻挡金属，并在该氧阻挡金属上形成电容器。尽管对构成电容器的铁电膜执行FeRAM特别所需的多种类型的退火，例如含氧气氛中的恢复退火，但是通过上述氧阻挡金属膜能够防止氧到达导电塞。因此，可以抑制由导电塞的氧化导致发生接触不良。当形成所述氧阻挡金属膜时，优选地，在执行上述退火之后，回蚀刻在氧阻挡金属膜、结晶导电膜和底层导电膜中未被电容器覆盖的部分，从而在电容器下面保留岛状的上述膜。附图说明图1A至1F为制造过程中的虚拟半导体器件的剖视图；图2为由于形成于绝缘膜上的凹陷使得绝缘膜上的膜的结晶无序的视图；图3A至3N为制造过程中根据本专利技术提供的半导体器件的剖视图；图4是指示形成于氮化钛膜上的铱膜在方向(111)和方向(200)上的取向强度的摇摆曲线(rocking curve)；以及图5是指示形成于氮化钛膜上的铱膜在方向(222)上的取向强度的摇摆曲线。具体实施例方式下面将参照附图详细说明本专利技术的实施例。(1)初步说明在详细说明本实施例之前，将给出本专利技术的初步说明。图1A至1F为制造过程中的虚拟半导体器件的剖视图。该半导体器件为堆叠式FeRAM，其形成方法如下。首先说明直至获得图1A所示的剖面结构所需的步骤。首先，在n型或p型硅(半导体)衬底10的上表面上，形成限定晶体管有源区的STI(浅沟槽隔离)凹槽，并在该凹槽中嵌入绝缘膜(例如二氧化硅)，该绝缘膜用作器件隔离绝缘膜11。应该注意，器件隔离结构并不限于STI，也可以通过LOCOS(硅的局部氧化)方法形成器件隔离膜。接着，通过将p型杂质引入硅衬底10的有源区形成p阱12，通过热氧化硅衬底10的有源区的表面形成热氧化膜，该热氧化膜将作为栅极绝缘膜13。接着，在硅衬底10的整个上表面上形成非晶或多晶硅膜，并通过光刻将该硅膜图案化，以形成两个栅极14。上述两个栅极14在p阱12上彼此间隔且平行设置，这些栅极14构成字线的一部分。接着，利用栅极14作为掩模，通过离子注入将n型杂质引入邻近栅极14的硅衬底10中，形成第一和第二源极/漏极延伸区15a和15b。然后，在硅衬底10的整个上表面上形成绝缘膜，并通过回蚀刻该绝缘膜，形成邻接栅极14的绝缘侧壁16。例如，可通过CVD方法形成二氧化硅膜作为上述绝缘膜。接着，通过使用绝缘侧壁16和栅极14作为掩模，再次向硅衬底10执行n型杂质的离子注入，在邻近两个栅极14的硅衬底10的表面层中形成第一和第二源极/漏极区17a和17b(杂质扩散区)。通过上述步骤，在硅衬底10的有源区中形成第一和第二MOS晶体管TR1和TR2，第一和第二MOS晶体管TR1和TR2由栅极绝缘膜13、栅极14以及第一和第二源极/漏极区17a和17b构成。接着，通过溅射方法在硅衬底10的整个上表面上形成难熔金属层(例如钴层)，然后加热该难熔金属层，使其与硅反应，从而在硅衬底10上形成难熔金属硅化物层18。该难熔金属硅化物层18也形成于栅极14的表面部分上，从而使栅极14的电阻较低。之后，通过湿蚀刻去除器件隔离绝缘膜11上未反应的难熔金属层等。接着，通过等离子体CVD方法，在硅衬底10的整个上表面上形成厚度约为80nm的氮化硅(SiN)膜，该氮化硅膜用作覆盖绝缘膜19。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体衬底；杂质扩散区，形成于该半导体器件的表面层中；绝缘膜，形成于该半导体衬底上，并在该杂质扩散区上方具有孔；导电塞，形成于该孔中，并电连接至该杂质扩散区；底层导电膜，形成于该 导电塞和该导电塞周围的绝缘膜上，并具有平坦表面；结晶导电膜，形成于该底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极而形成，其中该电容器介电膜由铁电材料制成。

【技术特征摘要】
JP 2005-10-21 2005-3071761.一种半导体器件，包括半导体衬底；杂质扩散区，形成于该半导体器件的表面层中；绝缘膜，形成于该半导体衬底上，并在该杂质扩散区上方具有孔；导电塞，形成于该孔中，并电连接至该杂质扩散区；底层导电膜，形成于该导电塞和该导电塞周围的绝缘膜上，并具有平坦表面；结晶导电膜，形成于该底层导电膜上；以及电容器，通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极而形成，其中该电容器介电膜由铁电材料制成。2.根据权利要求1所述的半导体器件，其中该底层导电膜为钨膜、硅膜、钛膜和铜膜中的任何一种膜。3.根据权利要求1所述的半导体器件，其中该结晶导电膜为氮化钛膜。4.根据权利要求1所述的半导体器件，其中该导电塞的上表面高度低于该绝缘膜的上表面高度。5.一种半导体器件的制造方法，包括如下步骤在半导体衬底的表面层中形成杂质扩散区；在该半导体衬底上形成绝缘膜；在该杂质扩散区上方的绝缘膜中形成孔；在该绝缘膜的上表面上和在该孔中形成用以制作塞的导电膜；通过抛光处理仅在该孔中保留所述用以制作塞的导电膜，并将该孔中的用以制作塞的导电膜制成电连接至该杂质扩散区的导电塞；在该绝缘膜和该导电塞的各自上表面上形成底层导电膜；抛光该底层导电膜的上表面，以将该上表面平坦化；在该底层导电膜上形成结晶导电膜；以及通过在该结晶导电膜上依次叠置下电极、电容器介电膜和上电极形成电容器，其中该电容器介电膜由铁电材料制成。6.根据权利要求5所述的半导体器件的制造方法，其中，在将该底层导电膜的上表面平坦化之后，执行将该底层导电膜的上表面暴露至含氮等离子体中的步骤，或执行将该结晶导电膜的上表面暴露至含氮等离子体中的步骤。7.根据权利要求6所述的半导体器件的制造方法，其中该含氮等...

【专利技术属性】
技术研发人员：三浦寿良，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]